RU2009122707A - Кмоп устройства на основе сурьмы - Google Patents

Кмоп устройства на основе сурьмы Download PDF

Info

Publication number
RU2009122707A
RU2009122707A RU2009122707/28A RU2009122707A RU2009122707A RU 2009122707 A RU2009122707 A RU 2009122707A RU 2009122707/28 A RU2009122707/28 A RU 2009122707/28A RU 2009122707 A RU2009122707 A RU 2009122707A RU 2009122707 A RU2009122707 A RU 2009122707A
Authority
RU
Russia
Prior art keywords
mos
layer
site
antimonide
barrier layer
Prior art date
Application number
RU2009122707/28A
Other languages
English (en)
Other versions
RU2419916C2 (ru
Inventor
Сумен ДАТТА (US)
Сумен ДАТТА
Джек КАВАЛЬЕРОС (US)
Джек КАВАЛЬЕРОС
Марк ДОКЗИ (US)
Марк ДОКЗИ
Роберт ЧО (US)
Роберт ЧО
Манту ХАДЕЙТ (US)
Манту ХАДЕЙТ
Original Assignee
Интел Корпорейшн (Us)
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интел Корпорейшн (Us), Интел Корпорейшн filed Critical Интел Корпорейшн (Us)
Publication of RU2009122707A publication Critical patent/RU2009122707A/ru
Application granted granted Critical
Publication of RU2419916C2 publication Critical patent/RU2419916C2/ru

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/762—Charge transfer devices
    • H01L29/765—Charge-coupled devices
    • H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

1. КМОП устройство, включающее n-МОП участок и р-МОП участок, при этом каждый из n-МОП и р-МОП участков содержит: ! зародышевый слой на подложке, содержащий антимонид алюминия; ! первый буферный слой на зародышевом слое, содержащий антимонид алюминия; ! нижний барьерный слой, причем нижний барьерный слой содержит антимонид алюминия-индия; ! канал квантовой ямы на нижнем барьерном слое, причем канал квантовой ямы содержит антимонид индия; ! разделительный слой на канале квантовой ямы; и ! дельта-легированный слой на разделительном слое, причем дельта-легированный слой на n-МОП участке и дельта-легированный слой на р-МОП участке содержит различные легирующие примеси; ! барьерный слой на дельта-легированном слое; ! при этом каждый из слоев, зародышевый слой и буферный слой, состоят, по существу, из одинаковых материалов на n-МОП участке и на р-МОП участке. ! 2. Устройство по п.1, в котором каждый из участков, n-МОП участок и р-МОП участок, содержит нижний барьерный слой на буферном слое, причем нижний барьерный слой содержит антимонид индия-алюминия и состоит, по существу, из одного и того же материала на n-МОП участке и р-МОП участке. ! 3. Устройство по п.2, в котором каждый из участков n-МОП участок и р-МОП участок содержит слой квантовой ямы на нижнем барьерном слое, причем слой квантовой ямы содержит антимонид индия. ! 4. Устройство по п.3, в котором каждый из участков n-МОП участок и р-МОП участок, содержит разделительный слой на слое квантовой ямы, причем разделительный слой содержит антимонид индия-алюминия. ! 5. Устройство по п.4, в котором n-МОП участок содержит дельта-легированный слой n-типа проводимости на разделительном слое, и

Claims (26)

1. КМОП устройство, включающее n-МОП участок и р-МОП участок, при этом каждый из n-МОП и р-МОП участков содержит:
зародышевый слой на подложке, содержащий антимонид алюминия;
первый буферный слой на зародышевом слое, содержащий антимонид алюминия;
нижний барьерный слой, причем нижний барьерный слой содержит антимонид алюминия-индия;
канал квантовой ямы на нижнем барьерном слое, причем канал квантовой ямы содержит антимонид индия;
разделительный слой на канале квантовой ямы; и
дельта-легированный слой на разделительном слое, причем дельта-легированный слой на n-МОП участке и дельта-легированный слой на р-МОП участке содержит различные легирующие примеси;
барьерный слой на дельта-легированном слое;
при этом каждый из слоев, зародышевый слой и буферный слой, состоят, по существу, из одинаковых материалов на n-МОП участке и на р-МОП участке.
2. Устройство по п.1, в котором каждый из участков, n-МОП участок и р-МОП участок, содержит нижний барьерный слой на буферном слое, причем нижний барьерный слой содержит антимонид индия-алюминия и состоит, по существу, из одного и того же материала на n-МОП участке и р-МОП участке.
3. Устройство по п.2, в котором каждый из участков n-МОП участок и р-МОП участок содержит слой квантовой ямы на нижнем барьерном слое, причем слой квантовой ямы содержит антимонид индия.
4. Устройство по п.3, в котором каждый из участков n-МОП участок и р-МОП участок, содержит разделительный слой на слое квантовой ямы, причем разделительный слой содержит антимонид индия-алюминия.
5. Устройство по п.4, в котором n-МОП участок содержит дельта-легированный слой n-типа проводимости на разделительном слое, и р-МОП участок содержит дельта-легированный слой р-типа проводимости на разделительном слое.
6. Устройство по п.5, в котором каждый из участков n-МОП участок и р-МОП участок содержит верхний барьерный слой на разделительном слое, причем верхний барьерный слой содержит антимонид индия-алюминия.
7. Устройство по п.6, в котором n-МОП участок содержит область истока n-типа проводимости и область стока n-типа проводимости на верхнем барьерном слое, а р-МОП участок содержит область истока р-типа проводимости и область стока р-типа проводимости на верхнем барьерном слое, при этом каждый из участков, n-МОП участок и р-МОП участок, содержит электрод затвора.
8. Устройство по п.1, в котором каждый из участков n-МОП участок и р-МОП участок содержит нижний барьерный слой на буферном слое, причем нижний барьерный слой на n-МОП участке содержит антимонид индия-алюминия, а нижний барьерный слой на р-МОП участке содержит антимонид алюминия-галлия.
9. Устройство по п.1, в котором:
каждый из участков, n-МОП участок и р-МОП участок содержит нижний барьерный слой на буферном слое; и
каждый из участков, n-МОП участок и р-МОП участок содержит слой квантовой ямы на нижнем барьерном слое, причем слой квантовой ямы n-МОП участка содержит антимонид индия, а слой квантовой ямы р-МОП участка содержит антимонид индия-галлия.
10. Устройство по п.1, в котором:
каждый из участков n-МОП участок и р-МОП участок содержит нижний барьерный слой на буферном слое;
каждый из участков n-МОП участок и р-МОП участок содержит слой квантовой ямы на нижнем барьерном слое;
каждый из участков n-МОП участок и р-МОП участок содержит разделительный слой на слое квантовой ямы; при этом
n-МОП участок содержит на разделительном слое дельта-легированный слой, легированный теллуром, а р-МОП участок содержит на разделительном слое дельта-легированный слой, легированный бериллием.
11. Устройство по п.1, в котором n-МОП участок содержит область истока n-типа проводимости и область стока n-типа проводимости, и р-МОП участок содержит область истока р-типа проводимости и область стока р-типа проводимости, при этом каждый из участков n-МОП участок и р-МОП участок содержит электрод затвора.
12. КМОП устройство, включающее n-МОП участок и р-МОП участок и содержащее:
подложку;
первый буферный слой на подложке, причем первый буферный слой содержит антимонид алюминия;
второй буферный слой на первом буферном слое, причем второй буферный слой содержит антимонид индия-алюминия; при этом
первый буферный слой на n-МОП участке состоит, по существу, из того же материала, что и первый буферный слой на р-МОП участке, и второй буферный слой n-МОП участка состоит, по существу, из того же материала, что и второй буферный слой на р-МОП участке;
n-МОП затвор, исток и сток на n-МОП участке; и
р-МОП затвор, исток и сток на р-МОП участке.
13. Устройство по п.12, характеризующееся тем, что дополнительно содержит нижний барьерный слой на втором буферном слое, причем нижний барьерный слой содержит антимонид индия-алюминия, при этом нижний барьерный слой на n-МОП участке состоит, по существу, из того же материала, что и нижний барьерный слой на р-МОП участке.
14. Устройство по п.13, характеризующееся тем, что дополнительно содержит слой канала на нижнем барьерном слое, причем слой канала содержит антимонид индия, при этом слой канала на n-МОП участке состоит, по существу, из того же материала, что и слой канала на р-МОП участке.
15. Устройство по п.14, характеризующееся тем, что дополнительно содержит разделительный слой на слое канала, причем разделительный слой содержит антимонид индия-алюминия, при этом разделительный слой на n-МОП участке состоит, по существу, из того же материала, что и разделительный слой на р-МОП участке.
16. Устройство по п.12, характеризующееся тем, что дополнительно содержит между подложкой и первым буферным слоем зародышевый слой, содержащий антимонид алюминия, при этом зародышевый слой на n-МОП участке состоит, по существу, из того же материала, что и зародышевый слой на р-МОП участке.
17. КМОП устройство, включающее
n-МОП устройство, содержащее:
первый буферный слой на подложке, исток, сток и затвор,
второй буферный слой на первом буферном слое, причем второй буферный слой содержит антимонид индия-алюминия,
канал квантовой ямы на втором буферном слое,
разделительный слой на канале квантовой ямы,
дельта-легированный слой на разделительном слое,
исток и сток n-типа проводимости на дельта-легированном слое,
затвор на дельта-легированном слое;
р-МОП устройство, содержащее:
первый буферный слой на подложке, исток, сток и затвор,
второй буферный слой на первом буферном слое, причем второй буферный слой содержит индий и сурьму,
канал квантовой ямы на втором буферном слое,
разделительный слой на канале квантовой ямы,
дельта-легированный слой на разделительном слое,
исток и сток р-типа проводимости на дельта-легированном слое,
затвор на дельта-легированном слое;
при этом первый буферный слой n-МОП устройства состоит, по существу, из того же материала, что первый буферный слой р-МОП устройства, и второй буферный слой n-МОП устройства состоит, по существу, из того же материала, что и второй буферный слой р-МОП устройства.
18. Устройство по п.17, в котором второй буферный р-МОП слой содержит антимонид индия-алюминия.
19. Устройство по п.17, в котором второй буферный р-МОП слой содержит антимонид индия-галлия.
20. Устройство по п.17, в котором каждое из устройств n-МОП и р-МОП устройство дополнительно содержит нижний барьерный слой между вторым буферным слоем и каналом квантовой ямы, причем нижний барьерный слой содержит антимонид индия-алюминия, при этом нижний барьерный слой n-МОП устройства состоит, по существу, из того же материала, что и нижний барьерный слой р-МОП устройства.
21. КМОП устройство по п.17, в котором:
n-МОП устройство дополнительно содержит:
нижний барьерный слой, содержащий антимонид алюминия-индия, между вторым буферным слоем и каналом квантовой ямы;
верхний барьерный слой, содержащий антимонид алюминия-индия, на дельта-легированном слое;
n-МОП канал квантовой ямы, содержащий антимонид индия;
n-МОП разделительный слой, содержащий антимонид алюминия-индия;
n-МОП исток, сток и затвор, выполненные на верхнем барьерном слое;
р-МОП устройство дополнительно содержит:
нижний барьерный слой между вторым буферным слоем и каналом квантовой ямы;
верхний барьерный слой, содержащий антимонид алюминия-галлия на дельта-легированном слое;
второй буферный р-МОП слой, содержащий антимонид алюминия-галлия;
р-МОП канал квантовой ямы, содержащий антимонид индия-галлия;
р-МОП разделительный слой, содержащий антимонид алюминия-галлия;
р-МОП исток, сток и затвор, выполненные на верхнем барьерном слое;
при этом первый буферный слой n-МОП устройства состоит, по существу, из того же материала, что и первый буферный слой р-МОП устройства.
22. Устройство по п.21, в котором нижний барьерный слой n-МОП устройства состоит из материала, отличающегося от материала нижнего барьерного слоя р-МОП устройства.
23. Устройство по п.21, в котором второй буферный слой n-МОП устройства состоит из материала, отличающегося от материала второго буферного слоя р-МОП устройства.
24. Устройство по п.17, в котором каждое из устройств n-МОП и р-МОП устройства дополнительно содержит зародышевый слой между подложкой и первым буферным слоем, причем n-МОП зародышевый слой состоит, по существу, из того же материала, что и р-МОП зародышевый слой.
25. Устройство по п.17, характеризующееся тем, что дополнительно содержит область щелевой изоляции между n-МОП и р-МОП устройствами, причем область щелевой изоляции проходит, по меньшей мере, от истока и стока до, по меньшей мере, второго буферного слоя.
26. Устройство по п.17, в котором затвор каждого из устройств n-МОП и р-МОП устройства представляет собой u-образный затвор.
RU2009122707/28A 2006-11-16 2007-10-29 Кмоп устройства на основе сурьмы RU2419916C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/560,494 2006-11-16
US11/560,494 US7429747B2 (en) 2006-11-16 2006-11-16 Sb-based CMOS devices

Publications (2)

Publication Number Publication Date
RU2009122707A true RU2009122707A (ru) 2010-12-27
RU2419916C2 RU2419916C2 (ru) 2011-05-27

Family

ID=39416062

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2009122707/28A RU2419916C2 (ru) 2006-11-16 2007-10-29 Кмоп устройства на основе сурьмы

Country Status (8)

Country Link
US (1) US7429747B2 (ru)
JP (1) JP5112445B2 (ru)
KR (1) KR101061682B1 (ru)
CN (1) CN101536167B (ru)
DE (1) DE112007002737B4 (ru)
RU (1) RU2419916C2 (ru)
TW (1) TWI346371B (ru)
WO (1) WO2008063824A1 (ru)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7601980B2 (en) * 2006-12-29 2009-10-13 Intel Corporation Dopant confinement in the delta doped layer using a dopant segregation barrier in quantum well structures
US7713803B2 (en) * 2007-03-29 2010-05-11 Intel Corporation Mechanism for forming a remote delta doping layer of a quantum well structure
US7687799B2 (en) * 2008-06-19 2010-03-30 Intel Corporation Methods of forming buffer layer architecture on silicon and structures formed thereby
US20100148153A1 (en) * 2008-12-16 2010-06-17 Hudait Mantu K Group III-V devices with delta-doped layer under channel region
US8115235B2 (en) * 2009-02-20 2012-02-14 Intel Corporation Modulation-doped halo in quantum well field-effect transistors, apparatus made therewith, and methods of using same
US8080820B2 (en) 2009-03-16 2011-12-20 Intel Corporation Apparatus and methods for improving parallel conduction in a quantum well device
GB2469448A (en) * 2009-04-14 2010-10-20 Qinetiq Ltd Strain Control in Semiconductor Devices
GB2469450A (en) * 2009-04-14 2010-10-20 Qinetiq Ltd Uniaxial Tensile Strain in Semiconductor Devices
WO2011027577A1 (ja) * 2009-09-07 2011-03-10 住友化学株式会社 電界効果トランジスタ、半導体基板、電界効果トランジスタの製造方法及び半導体基板の製造方法
US8440998B2 (en) * 2009-12-21 2013-05-14 Intel Corporation Increasing carrier injection velocity for integrated circuit devices
US7892902B1 (en) 2009-12-22 2011-02-22 Intel Corporation Group III-V devices with multiple spacer layers
US8633470B2 (en) * 2009-12-23 2014-01-21 Intel Corporation Techniques and configurations to impart strain to integrated circuit devices
US8283653B2 (en) * 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8368052B2 (en) * 2009-12-23 2013-02-05 Intel Corporation Techniques for forming contacts to quantum well transistors
US8193523B2 (en) 2009-12-30 2012-06-05 Intel Corporation Germanium-based quantum well devices
US8253167B2 (en) 2010-01-26 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming antimony-based FETs monolithically
US8461664B2 (en) 2010-06-02 2013-06-11 The United States Of America, As Represented By The Secretary Of The Navy N- and p-channel field-effect transistors with single quantum well for complementary circuits
US8933488B2 (en) * 2010-12-03 2015-01-13 The Board Of Trustees Of The Leland Stanford Junior Univerity Heterostructure field effect transistor with same channel and barrier configuration for PMOS and NMOS
US20120292663A1 (en) * 2011-05-19 2012-11-22 National Central University Structure and Method for Monolithically Fabrication Sb-Based E/D Mode MISFETs
CN102931193A (zh) * 2012-11-23 2013-02-13 中国科学院微电子研究所 一种高迁移率cmos集成单元
US20140158976A1 (en) * 2012-12-06 2014-06-12 Sansaptak DASGUPTA Iii-n semiconductor-on-silicon structures and techniques
US9412871B2 (en) * 2013-03-08 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with channel backside passivation layer device and method
US8884265B2 (en) 2013-03-13 2014-11-11 The United States Of America, As Represented By The Secretary Of The Navy Strained InGaAs quantum wells for complementary transistors
US9236444B2 (en) * 2013-05-03 2016-01-12 Samsung Electronics Co., Ltd. Methods of fabricating quantum well field effect transistors having multiple delta doped layers
US9337109B2 (en) 2013-05-24 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-threshold voltage FETs
US9385224B2 (en) * 2014-08-13 2016-07-05 Northrop Grumman Systems Corporation Method of forming an integrated multichannel device and single channel device structure
US9240454B1 (en) * 2014-10-22 2016-01-19 Stmicroelectronics, Inc. Integrated circuit including a liner silicide with low contact resistance
KR101959378B1 (ko) 2016-08-26 2019-03-19 한국과학기술연구원 3족-5족 화합물 반도체 소자 제조 방법 및 그 반도체 소자
US11251270B2 (en) * 2017-08-02 2022-02-15 Faquir Chand Jain Quantum dot channel (QDC) quantum dot gate transistors, memories and other devices
KR102060383B1 (ko) 2018-02-23 2019-12-30 한국과학기술연구원 3족-5족 화합물 반도체 장치
CN113193041A (zh) * 2021-04-30 2021-07-30 陕西科技大学 一种锑化物量子阱cmos器件的结构及其制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0795598B2 (ja) 1986-06-18 1995-10-11 株式会社日立製作所 半導体装置
JP2796113B2 (ja) 1989-03-20 1998-09-10 富士通株式会社 半導体装置
JPH0330334A (ja) * 1989-06-28 1991-02-08 Toshiba Corp バイポーラトランジスタの製造方法
JP2822547B2 (ja) * 1990-03-06 1998-11-11 富士通株式会社 高電子移動度トランジスタ
JP3135939B2 (ja) * 1991-06-20 2001-02-19 富士通株式会社 Ｈｅｍｔ型半導体装置
US5349214A (en) * 1993-09-13 1994-09-20 Motorola, Inc. Complementary heterojunction device
US5940695A (en) * 1996-10-11 1999-08-17 Trw Inc. Gallium antimonide complementary HFET
US5798540A (en) * 1997-04-29 1998-08-25 The United States Of America As Represented By The Secretary Of The Navy Electronic devices with InAlAsSb/AlSb barrier
KR20020032438A (ko) 1999-06-23 2002-05-03 추후보정 ＩｎＧａＡｓＮ／ＧａＡｓ 퀀텀 웰 디바이스
GB2362506A (en) * 2000-05-19 2001-11-21 Secr Defence Field effect transistor with an InSb quantum well and minority carrier extraction
JP2003053276A (ja) 2001-08-21 2003-02-25 Fuji Photo Film Co Ltd 磁気テープカートリッジの分別作業台
WO2005086868A2 (en) * 2004-03-10 2005-09-22 Science & Technology Corporation @ Unm Metamorphic buffer on small lattice constant substrates
US7135411B2 (en) * 2004-08-12 2006-11-14 Northrop Grumman Corporation Method for etching mesa isolation in antimony-based compound semiconductor structures
JP4972896B2 (ja) * 2005-09-14 2012-07-11 富士通株式会社 半導体装置
US8183556B2 (en) * 2005-12-15 2012-05-22 Intel Corporation Extreme high mobility CMOS logic

Also Published As

Publication number Publication date
US20080116485A1 (en) 2008-05-22
TWI346371B (en) 2011-08-01
TW200834819A (en) 2008-08-16
RU2419916C2 (ru) 2011-05-27
DE112007002737T5 (de) 2009-11-19
CN101536167A (zh) 2009-09-16
KR101061682B1 (ko) 2011-09-01
WO2008063824A1 (en) 2008-05-29
JP5112445B2 (ja) 2013-01-09
KR20090076972A (ko) 2009-07-13
CN101536167B (zh) 2011-03-30
JP2010509787A (ja) 2010-03-25
DE112007002737B4 (de) 2017-06-08
US7429747B2 (en) 2008-09-30

Similar Documents

Publication Publication Date Title
RU2009122707A (ru) Кмоп устройства на основе сурьмы
TW408474B (en) Semiconductor device
JP2011061196A (ja) 蓄積型ｆｉｎｆｅｔ、回路、及びその製造方法
KR101813181B1 (ko) 튜너블 배리어를 포함하는 그래핀 전계효과 트랜지스터를 구비한 인버터 논리소자
WO2009072421A1 (ja) Ｃｍｏｓ半導体装置およびその製造方法
JP2009283496A5 (ru)
JP2009158853A5 (ru)
JP2008508717A5 (ru)
WO2007149581A8 (en) Buried channel mosfet using iii-v compound semiconductors and high k gate dielectrics
SG170670A1 (en) Method of fabricating a silicon tunneling field effect transistor (tfet) with high drive current
JP2008510294A5 (ru)
WO2008132862A1 (ja) 半導体装置およびその製造方法
TW200505016A (en) Semiconductor device, its fabrication method, and electronic device
TW200512930A (en) Low leakage heterojunction vertical transistors and high performance devices thereof
JP2007081362A (ja) 透明薄膜トランジスタ及びその製造方法
JP2008529302A5 (ru)
US8637851B2 (en) Graphene device having physical gap
TW200703570A (en) Semionductor device having cell transistor with recess channel structure and method of manufacturing the same
JP2011077509A5 (ja) トランジスタ
JP2006310738A (ja) 薄膜トランジスター及びその製造方法
TW200629427A (en) Transistor structure and method of manufacturing thereof
EP1873838A4 (en) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
Khiangte et al. Development of tri‐layered s‐Si/s‐SiGe/s‐Si channel heterostructure‐on‐insulator MOSFET for enhanced drive current
US20180190782A1 (en) Gate-all-around field effect transistor having multiple threshold voltages
WO2006040548A3 (en) Organic transistor

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20141030