KR20020032438A - ＩｎＧａＡｓＮ／ＧａＡｓ 퀀텀 웰 디바이스 - Google Patents

ＩｎＧａＡｓＮ／ＧａＡｓ 퀀텀 웰 디바이스 Download PDF

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KR20020032438A
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왕웬아이.
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Abstract

헤테로 접합 다이오드 레이저와 같은 반도체 퀀텀 웰 디바이스가 개시되어 있으며, 상기 퀀텀 웰 층은 Sb 존재 - Sb의 상기 퀀텀 웰 층 내 함입은 무시할 만함 - 하에 성장된 것이다. 또한 Sb의 존재하에 InGaAsN의 퀀텀 웰 층을 성장시키는 단계를 포함하는 반도체 퀀텀 웰 디바이스를 형성하는 방법 - 여기서, Sb의 상기 퀀텀 웰 층 내 함입은 무시할 만함 - 이 개시되어 있다. Sb 존재하에서의 InGaAsN 퀀텀 웰 층의 성장은, 층이 성장되는 동안 고립 부분이 형성되는 것을 방해함으로써 상기 퀀텀 웰의 질을 대단히 향상시킨다. 더구나, InGaAsN 활성 채널 층을 포함하는 새로운 고전자 이동도 트랜지스터도 개시되어 있으며, 이는 InGaAs 활성 채널 층을 포함하는 종래의 트랜지스터 보다 더 큰 전도성 밴드 옵셋을 제공한다. InGaAsN 활성 채널 층은 Sb의 존재 - Sb의 상기 층 내 함입은 무시할 만함 - 하에 형성되는 것이 유리하다.

Description

ＩｎＧａＡｓＮ／ＧａＡｓ 퀀텀 웰 디바이스{InGaAsN/GaAs QUANTUM WELL DEVICES}
퀀텀 웰 구조는 다양한 신규 반도체 디바이스에 중요하게 응용되고 있음이 알려져 있다. 그러한 구조에서는, 비교적 밴드 갭이 좁은 반도체의 얇은 영역이 비교적 밴드 갭이 넓은 반도체의 층 사이에 끼워져 있거나, 또는 비교적 넓은 밴드 갭의 반도체에 의하여 둘러싸여 있다. 퀀텀 웰의 중요한 응용 중 하나는 반도체 레이저 다이오드이다. 장파장(1.3㎛ 또는 1.55㎛) 레이저 다이오드는 상기 파장에서 광섬유내의 전송 손실이 낮기 때문에 광통신 및 광학 상호접속 시스템(optical interconnection systems)에 이용하기 위한 중요한 광원이다. 이들 파장은 InGaAsN/InP 에 기초한 활성 레이저로 쉽게 얻을 수 있으나, 이러한 재료의 시스템은 바람직한 수직-공진 표면-발광 레이저(VCSEL; vertical-cavity surface-emitting Laser)구조에 필수적인 대단히 반사적인 분포 브래그 반사경(distributedBragg reflector mirrors)을 형성하는 것과는 대조적으로 충분한 반사율이 부족하다. 더구나, 이들 재료로 이루어진 레이저의 성능은, 작은 전도성 밴드 옵셋의 결과에 따른 낮은 전자 구속에 의한 비교적 낮은 특성 온도(T0)로 제한된다.
대안으로서, 분자빔 에피택시(MBE) 및 금속유기 화합물 기상 증착(MOCVD)에 의하여 얻어질 수 있는 InGaAsN/GaAs 시스템은, 증가된 전도성 밴드 옵셋으로 인하여 향상된 T0를 갖는 장파장 VCSEL 디바이스용 포텐셜을 제공한다. 1.18㎛의 파장에서의 InGaAsN/GaAs에 기초한 VCSEL 레이저 다이오드 방출은 M.C. Larson et al., "GaInNAs-GaAs Long-Wavelength Vertical-Cavity Surface-Emitting Laser Diodes," IEEE Photonics Technology Letters, Vol.10 no.2, February 1998 에 기술되어 있다. 가스-소스 MBE 뿐만 아니라 MOCVD에 의하여 성장된 에지 방출 1.3㎛ InGaAsN/GaAs 기초 디바이스도 보고되어 있다. 그러나, 큰 혼합 갭에 기인한 InGaAsN 퀀텀 웰 층의 질적 한계의 결과, 이들 디바이스의 높은 레이저용 임계값들이 여전히 남아있게 되며, 이는 InGaAsN 재료가 연속적인 층보다는 고립된 형태를 만드는 경향을 갖게 만든다. 이러한 문제는 또한 InGaAsN을 퀀텀 웰 층으로 사용하는 다른 퀀텀 웰 디바이스에 영향을 미친다. 고전자 이동도 트랜지스터(HEMT)에 관련하여, 활성 채널 층으로서 가장 널리 사용되는 재료가 InGaAs이다. 그러나, InGaAsN 활성 채널을 갖는 HEMT 디바이스는 InGaAs 활성 채널보다 훨씬 더 큰 전도성 밴드 옵셋을 갖는다. 더 큰 전도성 밴드 옵셋으로 상기 채널에서 바람직한 더 높은 2차원 전자 전하 밀도가 생기게 된다. InGaAsN 활성층을 갖는 HEMT는 지금까지 제안된 적이 없었다. 더구나, 레이저 다이오드에서 InGaAsN 퀀텀 웰 층을 성장시키는 데에서와 동일한 문제가, HEMT에서 동일한 재료의 고품질 활성채널 층을 성장시키는 데에도 존재한다. 따라서, 상기한 바와 같은 선행기술의 문제를 극복하며, AnGaAsN을 퀀텀 웰 층으로서 포함하는 향상된 퀀텀 웰 디바이스에 대한 요구가 있다.
본 발명은 퀀텀 웰 디바이스, 특히, InGaAsN/GaAs 퀀텀 웰 디바이스에 관한 것이다.
본 발명의 특성과 이점의 좀 더 완전한 이해를 위하여, 첨부된 도면과 연관하여 하기 설명을 참고하여야 한다.
도 1은 본 발명에 따른 방법을 사용하여 형성한 InGaAsN 퀀텀 웰 층을 포함하는 InGaAs(N)/GaAs 다중 퀀텀 웰의 도식적 구조를 나타내는 다이어그램이며, 상기 구조는 다중 양자 웰의 x-레이 회절(XRD)스펙트럼, 반사 고-에너지 전자 회절(RHEED)분석 및, 광발광(PL)스펙트럼을 얻기 위하여 사용되었다.
도 2는 도 1의 다중 퀀텀 웰 구조의 XRD 스펙트럼 및 다중 퀀텀 웰의 XRD 스펙트럼의 동적 이론 시뮬레이션을 보여준다. In0.3Ga0.7As0.992N0.008/GaAs 다중 퀀텀 웰이 Sb의 존재 및 비존재하에 성장하였다.
도 3은 In0.3Ga0.7As0.992N0.008/GaAs 다중 퀀텀 웰의 RHEED 패턴을 나타내며, 상기 In0.3Ga0.7As0.992N0.008/GaAs 다중 퀀텀 웰 층은 Sb의 존재 및 비존재하에 성장하였다.
도 4는 In0.3Ga0.7As0.992N0.008/GaAs 다중 퀀텀 웰의 실온에서의 PL 스펙트럼을나타내며, In0.3Ga0.7As0.992N0.008/GaAs 다중 퀀텀 웰의 MBE 성장 동안 Sb 빔의 유량 증가에 따라 PL의 증가함을 보여준다. 삽입 도면은 Sb 유량 증가에 따른 반값 전폭(FWHM)에서의 PL피크 밀도 편차를 보여주며, 상기 피크 밀도는 Sb 유량이 없이 성장된 기준 In0.3Ga0.7As0.992N0.008/GaAs 퀀텀 웰에 대하여 표준화된 것이다.
도 5는 본 발명의 전형적인 실시태양에 따른 수직-공진 표면-방출 InGaAsN/GaAs 싱글 퀀텀 웰 레이저 다이오드의 도식적 구조를 보여주는 다이어그램이다.
도 6은 본 발명에 따른 퀀텀 웰을 포함하는, 세 가지 상이한 퀀텀 웰에 대한 테스트 구조로서 사용되는 에지 방출 싱글 퀀텀 웰 레이저 다이오드의 도식적 구조를 보여주는 다이어그램이다.
도 7은, 도 6의 구조를 포함하고, Sb 빔 유량 1.8×10-7Torr로 본 발명에 따라 제조된 InGaAsN/GaAs 싱글 퀀텀 웰 레이저 다이오드의 전류 주입에 대하여 측정된 광 밀도를 나타내는 그래프이다. 펄스 동작 하에 실온에서 측정되었다.
도 8은, 본 발명에 따른 AlGaAs/InGaAsN/GaAs 가상 고전자 이동도 트랜지스터의 도식적 구조를 보여주는 다이어그램이다.
도 9는, 가상 HEMT의 다이어그램을 보여주는 것으로, 하나는 In0.3Ga0.7As 채널을 포함하는 것이며, 다른 하나는 본 발명에 따른 In0.3Ga0.7As0.99N0.01채널을 포함하는 것이다.
본 발명에서는, 비교적 넓은 밴드 갭을 갖는 반도체 소자의 제1 층을 형성함으로써 반도체 퀀텀 웰 디바이스를 제조하는 방법을 제공한다. InGaAsN의 퀀텀 웰 층이 Sb가 존재 - 그러나, Sb의 상기 층 내 함입은 무시할 만함 - 상기 제1 층의 상부에 형성된다. 비교적 넓은 밴드 갭을 갖는 반도체 재료의 제2 층이 퀀텀 웰 층 상부에 형성된다.
전형적인 실시태양에 따르면, 상기 퀀텀 웰 디바이스는 다이오드 레이저이며, 비교적 무겁게 도핑된 n-타입 GaAs 기판 상에, n-타입 AlAs 및 n-타입 GaAs의 교대 층 - 각 층이 상기 층의 반사율로 맞추어진 레이저 광의 파장의 1/4과 동일한 두께를 가짐 - 을 20 내지 30쌍 포함하는 하부 분포 브래그 반사기(DBR)가 형성된다. 상기 하부 DBR 층의 최상부층 위에 n-타입 AlGaAs 스페이서 층이 형성된다. 상기 n-타입 스페이서 층의 상부에 비교적 얇은 GaAs 제1 클래드 층이 형성되고, 상기 제1 배리어 층의 상부에 직접 InGaAsN 퀀텀 웰 층이 형성되며, 이는 Sb의 존재하에 형성되나 상기 퀀텀 웰 층 내 Sb 함입은 무시할만하다. 상기 퀀텀 웰 층상에 제 2의 비교적 얇은 GaAs 클래드 층이 형성되며, 그 상부에 p-타입 AlGaAs 스페이스 층이 형성된다. 상기 p-타입 스페이서 층의 상부에 직접, p-타입 AlAs 및 p-타입 GaAs의 교대 층 - 각 층은 상기 층의 반사율에 맞추어진 레이저광의 파장의 1/4과 동일한 두께를 가짐 - 을 20 내지 30쌍 포함하는 상부-DBR이 형성된다. 상기 상부-DBR 위에, 비교적 무겁게 도핑된 p-타입 위상정합(phase matching)층이 형성되며, 그 위에 p-전극 층이 형성된다. n-전극 층이 상기 VCSEL 구조를 완성하기 위하여 상기 기판의 하부 표면의 일부분을 덮으며 형성된다.
또 다른 전형적인 실시태양에 따르면, 상기 퀀텀 웰 디바이스는 비교적 두꺼운 비도핑 버퍼 층 - 반-절연성 기판에 성장된 GaAs이 바람직하며, GaAs 또한 바람직함 - 을 갖는 가상 고전자 이동도 트랜지스터(pseudomorphic high electron mobility transistor)이다. 상기 버퍼 층의 상부에 비교적 얇은 InGaAsN 퀀텀 웰 채널 층이 배치되며, 여기서, 상기 층은 Sb의 존재 - Sb의 상기 층 내 함입은 무시할 만함 - 하에 성장된 것이 유리하나 필수적인 것은 아니다. 상기 채널 층 상부에 비교적 매우 얇은 비도핑 배리어 층이 성장되며, 이는 AlGaAs 또는 GaInP인 것이 바람직하다. 상기 배리어 층의 상부에 비교적 무겁게 도핑된 n-타입 층이 성장되며, 이는 AlGaAs 또는 GaInP 배리어 층 위에 각각 성장된 AlGaAs 또는 GaInP이 바람직하다. 비교적 무겁게 도핑된 n-타입 층의 최상부에는 비교적 무겁게 도핑된 n-타입 캡층, 바람직하게는 GaAs가 형성된다. 종래의 포토리소그래피와 식각으로, 상기 캡 층은 격리된 소스 및 드레인 영역으로 분리되고, 상기 캡 층의 소스 및 드레인 영역사이에서 하부에 위치한 비교적 무겁게 도핑된 n-타입 층의 후식각된 부분을 노출시킨다. 소스 및 드레인 컨택 층이 상기 캡층의 소스 및 드레인 영역 상에 각각 형성되고, 게이트 전극이 상기 캡 층의 소스 및 드레인 영역 사이의 비교적 무겁게 도핑된 n-타입 층의 후식각된 부분에 형성된다.
도 1에는, XRD 연구, RHEED 분석 및 PL 연구에 사용하기 위한 InGaAs(N)/GaAs 다중 퀀텀 웰의 도식적 구조가 나타나 있다. 상기 InGaAsN/GaAs 퀀텀 웰 샘플은, CTI 크라이오펌프(1500ℓ/s)가 장착된 Varian Gen-II 시스템을 사용한 종래의 분자 빔 에피택시(MBE)에 의하여 반-절연성 GaAs(100) 기판(101)상에서 성장시켰다. 초고순도 N2를 활성 N 종을 생산하도록 13.56MHz의 주파수에서 작동된 N 라디칼 빔 소스를 통하여 주입시켰다. Ga, In 및 Sb를 종래의 Knudsen 분출 셀로부터 공급하였고, As2형태로 As를 크래커 소스로부터 공급하였다. 0.5㎛의 두께를 갖는 비도핑된 GaAs 버퍼 층(102)을 반-절연성 GaAs기판(101)상에 형성시켰다. 약 6.4nm의 두께를 갖는 비도핑된 InGaAs(N) 퀀텀 웰 층(103)이 상기 버퍼 층(102)상에 형성되고 이어 상기 웰 층(103)상에 비도핑된 GaAs 배리어 층(104)이 24nm 두께로 형성되었다. 0.1㎛ 두께를 갖는 비도핑된 GaAs 캡 층(105)이 상기 배리어 층(104)상에 형성되었다. 상기 InGaAsN/GaAs 다증 퀀텀 웰의 성장 온도는 460℃였다.
InGaAsN/GaAs 퀀텀 웰(103)의 질소 조성은 InGaAsN/GaAs 다중 퀀텀 웰 구조(103/104)의 XRD로부터 결정되었다. 우선, 기준 In0.3Ga0.7As/GaAs 다중 퀀텀 웰 구조가 성장되었으며, 이로부터 상기 In 조성이 결정되었다. In0.3Ga0.7As0.992N0.008/GaAs 다중 퀀텀 웰 구조의 실험적 XRD 스펙트럼(201) 및 동적 시리즈 시뮬레이션 결과(202)를 도 2에 나타내었다. 고 해상도 x-레이 진동 커브측정은 Philips five-crystal x-레이 회절계를 사용하여 수행하였다. N 몰분율은 0.8%로 측정되었다. 상기 N 조성은 상기 퀀텀 웰과 동일한 조건 하에서 성장한 벌크 InGaAsN의 흡수 스펙트럼 및 2차이온 질량 분석기(SIMS) 분석으로 또한 계산되어 진다. 상기 흡수 측정 및 SIMS 분석의 결과(나타나지 않음)는 XRD에 의하여 얻어진 결과와 잘 맞는다.
또한 도 2에서는, 8×10-8Torr Sb 빔이 웰이 성장되는 동안 유입되는 경우의 In0.3Ga0.7As0.992N0.008/GaAs 다중 퀀텀 웰의 XRD 스펙트럼(203)을 보여준다. Sb 비존재하에 성장된 In0.3Ga0.7As0.992N0.008/GaAs 다중 퀀텀 웰 구조의 XRD 스펙트럼(201)과 비교할 때, Sb 존재하에 성장된 동일한 다중 퀀텀 웰의 XRD 스펙트럼(203)이 더 명확한 회절 무늬와 고도의 위성 피크(developed satellite peaks)를 갖는데, 이것은 InGaAsN/GaAs 다중 퀀텀 웰 구조의 계면 및 결정의 질이 성장되는 동안 Sb의 유량을 도입함으로써 향상되었다는 것을 의미한다. 이것은 도 3의 (301) 및 (302)에서 나타나는 바와 같이 Sb 유량의 존재 및 비존재시 퀀텀 웰이 성장하는 동안 관찰한 RHEED 패턴과 각각 일치한다. Sb 유량이 없이 성장된 InGaAsN의 RHEED 패턴(301)은 부분적으로 얼룩이 있는(spotty) 반면에, 특히 고 N 플라즈마 유량하에서 Sb 존재하에 성장된 InGaAsN의 RHEED(302)의 패턴은 성장되는 동안 계속 한결같은 줄무늬로(streaky) 남아 있었다. InGaAs에 N을 부가하는 것이 InGaAs 와 GaAs 사이의 격자 부정합을 감소시키고, 임계 두께의 증가가 기대됨에도 불구하고, J.W. Matthews 와 A.E.Blakeslee에 의하여 예측(J. Cryst. Growth 27, 118(1974)에서In0.3Ga0.7As/GaAs는 약 10nm로 예측함)된 임계두께보다 얇은 두께의 InGaAsN 층이 3차원 성장에서 관찰되었다. N이 As보다 더 높은 표면자유에너지를 갖기 때문에, 성장 표면 운동에너지가 변한다는 것도 가능하다. 더 그럴듯한 설명은 Sb가 As 보다 더 낮은 표면-자유 에너지를 가지므로, 중첩 층의 젖음이 용이하다는 것이다. GaAs상에 InGaAsN에 의한 고립된 형태가 형성되는 것과, InGaAsN의 성장시 Sb의 역할에 대한 메카니즘이 완전히 이해되지 않는 반면에, 정제된 InGaAsN 층의 성장 동안 과량의 Sb 유량이, 고립된 형태의 형성을 방해하는 계면 확산을 억제하고 표면-자유 에너지를 낮추는, 계면활성제와 같은 방식으로 작용할 수 있다는 것은 명확하다.
도 4는, InGaAsN/GaAs 퀀텀의 광학 성질에 대하여 과량의 Sb 유량이 어떠한 효과를 나타내는지의 연구 결과를 PL에 의하여 나타낸다. 3.2×10-8Torr, 8.0×10-8Torr 및 1.8×10-7Torr의 Sb 빔 유량으로 성장시킨 In.3Ga0.7As0.992N0.008/GaAs 퀀텀 웰의 실온 PL 스펙트럼이 각각 (402), (403) 및 (404)로 나타나 있다. 상기 PL 특성은 Ar 이온 레이저 및 InGaAs 검출기를 사용하여 측정되었다. Sb 유량 없이 성장한 In.3Ga0.7As0.992N0.008/GaAs의 기준 스펙트럼(401)은 비교를 위하여 포함되었다. 도 4에 삽입된 그래프는 표준화된 PL 피크 세기의 편차 플롯(406)과 Sb 유량 증가에 따른 PL 스펙트럼의 FWHM의 플롯(405)를 나타내며, 상기 피크 세기는 Sb 빔 유량이 없이 성장된 기준 InGaAsN/GaAs 퀀텀 웰에 대하여 표준화되었다. 도 4에 나와 있듯이, Sb 유량이 증가함에 따라 PL 피크 세기는 증가하고 FWHM은 감소하며, 이는 성장하는 동안 Sb의 존재에 의하여 InGaAsN/GaAs 퀀텀 웰의 PL 효율이 증가함을 나타낸다. 1.8×10-7Torr의 Sb 빔 유량하에서 성장한 퀀텀 웰의 PL 스펙트럼(404)을 Sb 빔 유량이 없이 성장한 퀀텀 웰의 PL 스펙트럼 (401)과 비교한 결과, 1.8×10-7Torr의 Sb 빔 유량하에서 성장한 퀀텀 웰의 경우 Pl 피크 세기는 5배만큼 증가하고 FWHM은 58meV에서 45meV로 감소하였다. InGaAsN/GaAs 퀀텀 웰의 PL 피크 파장은, 고려중인 Sb 빔 유량 수준으로 이동하지 않음을 나타낸다. 이는 InGaAsN/GaAs 퀀텀 웰내의 Sb 함입은 무시할 정도라는 것을 나타내며, 상기 Sb는 계면활성제로 작용한다는 가정을 뒷받침한다. 따라서, 상기 InGaAsN 층의 질은, Sb의 존재(단, Sb의 층 내 함입은 무시할 정도임)하에서 상기 층이 성장함에 따라 향상된다. 명세서 및 청구범위에 사용된 "함입이 무시할 정도"란 InGaAsN 층 내에 함입하는 Sb의 양이 실질적으로 상기 층의 밴드 갭에 변화를 야기하지 않음을 의미한다.
도 5는, 본 발명에 따라 형성된 퀀텀 웰을 포함하는 VCSEL의 도식적 구조(500)을 나타낸다. 상기 디바이스는 CTI 크라이오펌프(1500ℓ/s)가 구비된 Varian GEN II 분자 빔 에피택시(MBE)기기에서 In, Ga, Al, As. Sb, Si 및 Be용 Knudsen 분출 셀을 사용하여 성장시킬 수 있다. 셀 온도는 Ga은 1000℃, Al은 1200℃, In은 900℃, As는 380℃, Sb는 600℃, Si는 1200℃(n-타입 도펀트로 사용되는 경우) 및 Be는 850℃(p-타입 도펀트로 사용되는 경우)이다. 원자 질소(N)는13.36MHz의 주파수에서 작동되는 N 라디칼 소스를 통한 초고순도 N2의 도입에 의하여 제공된다. 2×1018/cm3의 농도로 Si를 도핑된 n-타입 GaAs 기판(501)상에 n-타입 하부 DBR(502)이 성장된다. 하부 DBR(502)는 20 내지 30쌍의 n-타입 AlAs 및 n-타입 GaAs의 교대 층으로 구성되어 있으며, 각 층은 2×1018/cm3의 농도의 Si로 도핑되어 있으며, 600℃ 온도에서 성장된다. 각 층의 두께는 상기 층의 반사율에 맞춰진 레이저 광의 파장(1.3㎛)의 1/4 이다. 따라서, 각 AlAs 층의 두께는 111nm이며, 각 GaAs 층의 두께는 95nm 이다. 하부 DBR(502)의 최종 층(510)의 상부에는, 두께가 185nm이고 1×1018/cm3농도의 Si로 도핑된 Al0.3Ga0.7As 인 n-타입 스페이서 층(503)이 성장된다. 상기 n-타입 스페이서 층(503)은 640℃의 온도에서 성장된다.
상기 n-타입 스페이서 층(503)의 상부에는 In0.03Ga0.7AsN/GaAs 퀀텀 웰(504)이 성장된다. 상기 퀀텀 웰은, 580℃의 온도에서 n-타입 스페이서 층(503) 상에 비도핑된 GaAs의 10nm 하부 클래드 층(도시되지 않음)을 우선 성장시키는 것으로 이루어진다. 이후, 7.5nm 두께의 In0.3Ga0.7As0.99N0.01퀀텀 웰 층(도시되어 있지 않음)이 1.87×10-7Torr 의 Sb 빔 유량의 존재하에 460℃의 온도에서 하부 클래드 층 상부에 성장된다. 퀀텀 웰 층의 상부에 비도핑된 GaAs의 10nm 상부 클래드 층(도시되지 않음)이 580℃의 온도에서 성장된다. Be가 2×1018/cm3농도로 도핑되고180nm의 두께를 갖는 Al0.3Ga0.7As p-타입 스페이서 층(505)이 퀀텀 웰(504) 상에 성장된다. 상기 p-타입 스페이서 층(505)은 640℃의 온도에서 성장된다. 상기 p-타입 스페이서 층(503)의 상부에, p-타입 AlAs 및 p-타입 GaAs의 교대 층의 20 내지 30쌍으로 구성된 상부 DBR(506)이 성장되며, 상기 각 층은 5×1018/cm3농도의 Be로 도핑되고 600℃의 온도에서 성장된다. 각 층의 두께는 레이저 반사율로 맞추어진 레이저광의 파장(1.3㎛)의 1/4과 동일하다. 하부 DBR(502)에서와 같이, 각 AlAs 층의 두께는 111nm이며, 각 GaAs 층의 두께는 95nm이다. 상부 DBR(506)의 마지막 층(511) 상부에, 5×1018/cm3의 농도로 Be가 도핑된 71nm 두께의 p-타입 위상정합 층(507)이 600℃의 온도에서 성장된다. Ti/Au 금속 컨택 층(508)이 상기 위상정합 층(507) 상부에 증착된다. In 금속 층(509)이 기판(501)의 바닥 부분에 형성된다.
도 6으로 넘어가면, 하기에 설명하는 세 개의 테스트 레이저 다이오드에 사용된 에지 방출 싱글 퀀텀 웰 다이오드 레이저의 도식적 구조(600)를 보여준다. 상기 레이저 구조(600)는 상기한 Varian Gen II MBE 장치를 사용하여 n+-타입 GaAs(100)4°기판(601)상에 성장되었다. 0.5㎛ n+-타입 GaAs 버퍼 층(602)이 기판(601)상에 성장되었다. Si가 7×1017/cm3농도로 도핑된 1.5㎛ n-타입 Al0.3Ga0.7As 하부 클래드 층(603)이 버퍼 층(602) 상에 성장되었다. 비도핑된 GaAs 광 구속 층들(605, 607)의 사이에 끼워진 7.5nm 퀀텀 웰 층(606)으로 이루어진 퀀텀 웰(604)이 상기 n-타입 클래드 층(603) 상에 성장되었다. 7×1017/cm3의 농도의 Be로 도핑된 1.5㎛ p-타입 Al0.3Ga0.7As 상부 클래드 층(608)이 상기 상부 GaAs 광 구속 층(607)의 상부에 성장되었다. 0.1㎛의 p+-타입 GaAs 캡 층(609)이 상기 상부 클래드 층(608)상에 성장되었다. 종래의 AuZn 및 AuGe/Ni 금속화가 p-타입 컨택(610) 및 n-타입 컨택(611)에 사용되었다.
도 6의 구조는, 하기 설명하는 바와 같이, Sb의 존재하에 성장된 InGaAsN 퀀텀 웰 층을 포함하는, 세 개의 상이한 퀀텀 웰 층들에 사용되었다. 상기 전자의 퀀텀 웰 층은 과량의 1.8×10-7Torr의 Sb 유량이 존재하는 동안 460℃의 온도에서 성장되었다. 이 퀀텀 웰에서, InGaAsN 층에서의 In 과 N 조성은 도 1의 InGaAsN/GaAs 다중 퀀텀 웰 구조의 x-레이 회절 데이터로 추정되었다. 상기 In 및 N 몰분율의 값은 각각 0.3 및 0.1로 추정되었다. 부가적으로, N 조성은 벌크 InGaAsN의 흡수 스펙트럼 및 SIMS 분석에 의하여 보정되었다.
도 7은, 1K Hz의 반복율과 1.5㎲의 펄스-폭을 갖는 펄스 작동하에서 실온에서 측정된, 도 6의 구조를 갖는 에지 방출 In0.3Ga0.7As0.992N0.008/GaAs 싱글 퀀텀 웰 레이저 다이오드의 주입전류에 대한 광 출력의 플롯(701)을 나타낸다. 상기 레이저 다이오드의 퀀텀 웰은 1.8×10-7Torr 의 Sb 빔 유량하에서 성장되었다. 상기 레이저 다이오드의 기울기 효율과 임계 전류 밀도는 각각 150mW/A 및 520A/cm2이었다. 비교를 위하여, 하기 표 1에, 동일한 구조(즉, 도 6의 구조)를 가지나 퀀텀 웰 층들은 각각 In0.3Ga0.7As, Sb 빔 유량 없이 성장한 In0.3Ga0.7As0.992N0.008,및 1.8×10-7Torr의 Sb 빔 유량 하에 성장된 In0.3Ga0.7As0.992N0.008(In0.3Ga0.7As0.992N0.008:Sb)의 세 개의 상이한 레이저 다이오드의 성능을 나타내었다.
웰 층 방출 파장(㎛) 디바이스 면적(㎛2) 임계 전류 밀도 (KA/cm2)
In0.3Ga0.7As 1.07 150×900 0.12
In0.3Ga0.7As0.992N0.008 1.2 50×500 3.2
In0.3Ga0.7As0.992N0.008:Sb 1.2 100×630 0.52
Sb 비존재하에 성장된 In0.3Ga0.7As0.992N0.008/GaAs 레이저 다이오드와 비교할 때, 1.8×10-7Torr 의 Sb 빔 유량의 존재 하에 성장된 퀀텀 웰 층을 갖는 동일한 퀀텀 웰 레이저 다이오드는, 실온에서 1.2㎛의 동일한 방출 파장을 가지지만, 더 낮은 임계 전류 밀도를 갖는다. 상기 임계 전류 밀도는 퀀텀 웰이 성장하는 동안 Sb을 포함함에 의하여 6배나 감소되었으며, 이것은 Sb의 존재하에 성장된 InGaAsN/GaAs 퀀텀 웰에서의 특성이 향상됨을 입증한다.
도 8은, 본 발명의 또다른 전형적인 실시태양의 도식적 구조(800)을 보여준다. 나타난 구조는 상기한 Varian GEN II MBE 기기를 사용하여 제조될 수 있는 가상 HEMT의 구조이다. 우선 1㎛ 두께의 비도핑된 GaAs 버퍼 층(802)이 반-절연성 GaAs 기판 상에 성장되었다. 상기 버퍼 층(802)은 600℃의 온도에서 성장되었다.8nm 두께의 InGaAsN 퀀텀 웰 채널 층(803)이 이후 460℃에서 상기 버퍼층(802)의 상부에 성장되었다. 본 발명에 따르면, 상기 채널 층(803)은 Sb의 존재 또는 비존재하에서 성장될 수 있다. 상기 채널 층이 1.8×10-7Torr의 Sb 빔 유량의 존재(Sb의 상기 채널층(803)내 함입은 무시할 만함) 하에 성장되는 것이 유리하다. 3nm 두께의 비도핑된 Al0.25Ga0.75As 배리어 층(804)이 이후 상기 채널 층(803)상부에 580℃에서 성장되고, 이어 3×1018/cm3의 농도로 Si가 도핑된 30nm 두께의 n-타입 Al0.25Ga0.75As 층(805)가 동일한 온도에서 성장된다. 선택적으로, 상기 배리어 층 및 상기 n-타입 층은 Ga0.51In0.49P 일 수도 있다. 이후, 도면에서 (806)과 (807)의 두 부분으로 나타나는 30nm 두께의 n-타입 GaAs 캡 층이 상기 Al0.25Ga0.75As 층(805) 상에 성장된다. 상기 GaAs 캡 층(806 및 807)은 3×1018의 농도 수준의 Si 도핑되고, 580℃에서 성장된다. 종래의 포토리소그래피 및 식각을 사용하여, 상기 GaAs 캡 층을, 이후 각각 디바이스의 드레인 및 소스 영역이 될, 두 개의 분리된 영역(806 및 807)으로 분리시키고, 캡 층 영역들(806 및 807)의 사이의 일부분에 종래의 포토리소그래피와 식각 및 TiPtAu 금속의 증착법에 의하여 형성된 게이트 전극(811)을 수용하기 위하여 상기 n-타입 AlGaAs 층(805)을 후식각 한다. 소스 컨택(809) 및 드레인 컨택(810)이, 종래의 포토리소그래피 및 식각에 의한 금속화의 패터닝과 AuGeNi의 증착에 의하여, 각각 n-타입 GaAs 캡 층(807 및 806)의 분리된 영역 상부에 형성된다.
도 9에서는, 도 8에서 나타난 구조를 갖는 두 개의 가상 HEMT에 대한 밴드 다이어그램을 보여준다. 밴드 다이어그램(901)은 상기 n-타입 In0.3Ga0.7As 활성 채널을 포함하는 디바이스에 관한 것이며, 다른 하나는 본 발명에 따라 Sb의 존재하에 성장된 In0.3Ga0.7As0.99N0.01활성 채널을 포함하는 디바이스에 관한 것이다. 밴드 다이어 그램에 나타난 바와 같이, 상기 AlGaAs/InGaAsN 가상 HEMT 구조는, 현재 널리 사용되고 있는 AlGaAs/InGaAsN 헤테로 구조보다 약 0.15eV 더 큰 전도성 밴드 옵셋을 갖는다. 더 큰 전도성 밴드 옵셋은 더 큰 2차원 전자 전하밀도를 야기하여 향상된 트랜지스터 성능을 제공한다. 레이저 다이오드와 관련하여 상기 언급한 바와 같이, 고 품질의 얇은(8nm) InGaAsN 채널층의 성장은, 성장하는 동안 Sb의 존재(단, Sb의 채널층 내 함입은 무시할 만함)에 의하여 촉진된다.
본 발명은 특히 그 전형적인 실시태양과 관련하여 기술되었으나, 다양한 변형 및 변경이 본 발명의 범위 및 사상으로부터 벗어나지 아니하고 이루어 질 수 있다는 것은 당업계의 숙련된 자는 알 수 있다. 예를 들면, 여기에 개시된 전형적인 실시태양은 금속-유기 화학 기상 증착(MOCVD)를 사용하여 제조될 수 있으며, 이 경우 InGaAsN 퀀텀 웰 층은 트리메틸 안티모니 또는 트리에틸 안티모니를 사용하여 Sb의 존재하에 성장될 수 있다. 따라서, 본 발명의 개시된 실시태양은 단지 예시적인 것으로 고려되며, 본 발명은 첨부된 청구범위에 특정된 범위로 제한된다.

Claims (40)

  1. 반도체 퀀텀 웰 디바이스에 있어서,
    Sb의 존재 - Sb의 상기 퀀텀 웰 층 내 함입은 무시할 만함 - 하에 성장되는 InGaAsN을 포함하는 퀀텀 웰 층을 포함하는
    반도체 퀀텀 웰 디바이스.
  2. 제1 항에 있어서,
    상기 InGaAsN 퀀텀 웰 층은, 상기 InGaAsN 퀀텀 웰 층보다 더 넓은 밴드 갭을 가지는 반도체 재료의 제1 층 및 제2 층 사이에 배치되어 있는
    디바이스.
  3. 제2 항에 있어서,
    상기 디바이스는 미리 정해진 파장의 광을 제공할 수 있는 다이오드 레이저이고,
    상기 제1 층 및 제2 층은 각각 p-타입 및 n-타입 AlGaAs 층에 인접하여 배치된 비교적 얇은 GaAs 층이며,
    상기 비교적 얇은 GaAs 층들, 상기 InGaAsN 퀀텀 웰 층 및 상기 p-타입 및n-타입 AlGaAs 층들을 관통하는 전류 경로를 제공하는 수단을 부가적으로 포함하는
    디바이스.
  4. 제3 항에 있어서,
    상기 InGaAsN 퀀텀 웰 층, 비교적 얇은 GaAs 층들, 및 상기 p-타입 및 n-타입 AlGaAs 층들은, 각각 비교적 무겁게 도핑된 p-타입 GaAs 캡 층 및 비교적 무겁게 도핑된 n-타입 GaAs 버퍼 층에 인접하여 배치되어 있고,
    상부에 상기 GaAs 버퍼 층이 배치되어 있는 비교적 무겁게 도핑된 n-타입 GaAs 기판, 상기 기판의 노출 표면 상에 형성된 n-전극 층, 및 상기 캡 층의 노출 표면 상에 형성된 p-전극 층을 더 포함하는
    디바이스.
  5. 제4 항에 있어서,
    상기 p-전극 층은 AuZn을 포함하며, 상기 n-전극은 AuGe/Ni을 포함하는
    디바이스.
  6. 제3 항에 있어서,
    상기 퀀텀 웰 층, 상기 제1 및 제2 의 비교적 얇은 GaAs 층들 및 상기 p-타입 및 n-타입 AlGaAs는 p-타입 및 n-타입 분배 브래그 반사기(DBR) 사이에 배치되어 있고,
    상기 n-타입 DBR은, n-타입 AlGaAs 층에 인접하고 있으며, 비교적 무겁게 도핑된 n-타입 GaAs 기판 상부에 위치한 n-타입 GaAs 및 n-타입 AlAs의 교대 다중층(각 층은 상기 층 내의 레이저 광 파장의 1/4과 동일한 두께를 가짐)을 포함하고,
    상기 p-타입 DBR은, p-타입 AlGaAl 층에 인접하고 있으며, p-타입 GaAs 및 p-타입 AlAs의 교대 다중층(각 층은 상기 층 내의 레이저 광 파장의 1/4과 동일한 두께를 가짐)을 포함하고,
    상기 p-타입 DBR 상부에 배치된 비교적 무겁게 도핑된 GaAs 위상정합 층, 상기 위상정합 층 상부에 배치된 p-전극 층, 및 상기 기판의 노출 표면상에 형성된 n-전극을 더 포함하는
    디바이스.
  7. 제6 항에 있어서,
    상기 p-전극 층은 Ti/Au를 포함하고, n-전극 층은 In을 포함하는
    디바이스.
  8. 제3 항에 있어서,
    상기 퀀텀 웰 층은 In0.3Ga0.7As0.99N0.01을 포함하는
    디바이스.
  9. 제3 항에 있어서,
    상기 각각의 p-타입 및 n-타입 AlGaAs 층들은 Al0.3Ga0.7As를 포함하는
    디바이스.
  10. InGaAsN 활성 채널 층을 포함하고,
    InGaAsN 활성 채널 층 보다 넓은 밴드 갭을 갖는 제1 및 제2의 반도체 재료 층들 사이에 배치되어 있는
    고 전자 이동도 트랜지스터(HEMT).
  11. 제10 항에 있어서,
    상기 InGaAsN 활성 채널 층은, Sb의 존재 - 단, Sb의 퀀텀 층 내 함입은 무시할 만함 - 하에 형성되는
    트랜지스터.
  12. 제10 항에 있어서,
    상기 더 넓은 밴드 갭을 갖는 제1 재료 층은 비도핑된 GaAs의 비교적 두꺼운 버퍼 층이고, 상기 더 넓은 밴드 갭을 갖는 제2 재료 층은 상기 활성 채널 층 상부에 배치된 비도핑된 AlGaAs의 비교적 얇은 배리어 층인
    트랜지스터.
  13. 제12 항에 있어서,
    상기 비도핑된 GaAs 버퍼 층은 반-절연성 GaAs 기판 상에서 성장되고,
    상기 비도핑된 배리어 층상에 배치된 비교적 무겁게 도핑된 n-타입 AlGaAs 층 및 상기 비교적 무겁게 도핑된 n-타입 AlGaAs 층상에 배치된 비교적 무겁게 도핑된 n-타입 GaAs 캡 층을 더 포함하는
    트랜지스터.
  14. 제13 항에 있어서,
    상기 GaAs 캡 층의 일부가 제거되어, 격리된 소스 및 드레인 영역이 형성되고, 상기 캡 층의 소스 및 드레인 영역 사이의 비교적 무겁게 도핑된 n-타입 AlGaAs 층 일부가 노출되며,
    상기 캡 영역의 소스 및 드레인 영역 상부에 각각 배치된 소스 및 드레인 전극, 및 상기 비교적 무겁게 도핑된 n-타입 AlGaAs 층의 노출된 부분 상부에 배치된 게이트 전극을 더 포함하는
    트랜지스터.
  15. 제14 항에 있어서,
    상기 캡 층의 소스 및 드레인 영역사이의 비교적 무겁게 도핑된 n-타입 AlGaAs 층의 일부가 제거되어 리세스된 노출 표면을 제공하며,
    상기 게이트 전극은 상기 비교적 무겁게 도핑된 n-타입 AlGaAs 층의 리세스된 노출 표면상에 배치된
    트랜지스터.
  16. 제14 항에 있어서,
    상기 소스 및 드레인 전극은 각각 AuGeNi을 포함하며, 상기 게이트 전극은 TiPtAu를 포함하는
    트랜지스터.
  17. 제10 항에 있어서,
    상기 더 넓은 밴드 갭을 갖는 제1 재료 층은 비도핑된 GaAs의 비교적 두꺼운 버퍼 층이며, 상기 더 넓은 밴드 갭을 갖는 제2 재료 층은 상기 활성 채널 층 상부의 비도핑된 GaInP의 비교적 얇은 배리어 층인
    트랜지스터.
  18. 제17 항에 있어서,
    상기 비도핑된 GaAs 버퍼 층은 반-절연 GaAs 기판 상에 성장되며,
    상기 비도핑된 배리어 층상에 배치된 비교적 무겁게 도핑된 n-타입 GaInP 층, 및 상기 비교적 무겁게 도핑된 GaInP 층 상부에 배치된 비교적 무겁게 도핑된 n-타입 캡 층을 더 포함하는
    트랜지스터.
  19. 제17 항에 있어서,
    상기 GaAs 캡 층의 일부가 제거되어 격리된 소스 및 드레인 영역을 형성하고상기 캡 층의 소스 및 드레인 영역 사이의 비교적 무겁게 도핑된 n-타입 GaInP 층의 일부를 노출시키며,
    상기 캡 층의 소스 및 드레인 영역 상에 각각 배치된 소스 및 드레인 전극, 및 상기 비교적 무겁게 도핑된 n-타입 GaInP 층의 노출된 부분 상에 배치된 게이트 전극을 더 포함하는
    트랜지스터.
  20. 제19 항에 있어서,
    상기 캡 층의 소스 및 드레인 영역 사이의 비교적 무겁게 도핑된 n-타입 GaInP 층의 일부가 제거되어 리세스된 노출 표면을 제공하고,
    상기 게이트 전극은 상기 비교적 무겁게 도핑된 n-타입 GaInP 층의 리세스된 노출 표면에 배치되는
    트랜지스터.
  21. 제19 항에 있어서,
    상기 소스 및 드레인 전극은 각각 AuGeNi를 포함하며, 상기 게이트 전극은 TiPtAu를 포함하는
    트랜지스터.
  22. 반도체 재료의 제1 층을 형성하는 단계;
    상기 반도체 재료의 제1 층 상부에 Sb의 존재 - 상기 Sb의 퀀텀 웰 내 함입은 무시할 만함 - 하에 InGaAsN의 퀀텀 웰 층을 형성하는 단계;
    상기 퀀텀 웰 층상에 반도체 재료의 제2 층을 형성하는 단계
    - 여기서, 상기 제1 및 제2 층의 반도체 재료는 각각 상기 퀀텀 웰 층의 InGaAsN보다 더 넓은 밴드 갭을 가짐 - ;
    를 포함하는 반도체 퀀텀 웰 디바이스를 제조하는 방법.
  23. 제22 항에 있어서,
    상기 디바이스는 미리 정해진 파장의 광을 생산하기 위한 다이오드이고, 상기 제1 및 제2 층들은 GaAs의 비교적 얇은 층인
    방법.
  24. 제23 항에 있어서,
    비교적 무겁게 도핑된 n-타입 GaAs 기판 상에 비교적 두껍게 도핑된 n-타입 GaAs 버퍼 층을 형성하는 단계;
    상기 버퍼 층상에 AlGaAs의 n-타입 층 - 상기 n-타입 AlGaAs 층상에 상기제1의 비교적 얇은 GaAs 층이 형성됨 - 을 형성하는 단계;
    상기 제2의 비교적 얇은 GaAs 층상에 p-타입 AlGaAs 층을 형성하는 단계;
    상기 p-타입 AlGaAs 층상에 비교적 무겁게 도핑된 p-타입 GaAs 캡 층을 형성하는 단계;
    상기 캡 층상에 p-전극을 형성하는 단계; 및
    상기 기판의 노출된 표면상에 n-전극을 형성하는 단계를 더 포함하는
    방법.
  25. 제24 항에 있어서,
    상기 n-전극은 AuGe/Ni를 포함하며, 상기 p-전극은 AuZn을 포함하는
    방법.
  26. 제23 항에 있어서,
    n-타입 GaAs 기판 상에, n-타입 AlAs 및 n-타입 GaAs의 교대 다중층 - 각 층은 상기 층 내 레이저 광의 파장의 1/4과 동일한 두께를 가짐 - 을 형성하는 단계;
    상기 n-타입 층의 마지막 층상에 n-타입 AlGaAs 스페이서를 형성 - 여기서, 상기 n-타입 스페이서 층상에 상기 제1의 비교적 얇은 GaAs 층이 형성됨 - 하는 단계;
    상기 제2의 비교적 얇은 GaAs 층상에 p-타입 AlGaAs 스페이서를 형성하는 단계; 및
    상기 p-타입 스페이서 층상에, p-타입 AlAs 및 p-타입 GaAs의 교대 다증층 - 각 층은 상기 층 내의 레이저 광 파장의 1/4과 동일한 두께를 가짐 - 을 형성하는 단계를 더 포함하는
    방법
  27. 상기 p-타입 다중 층의 마지막 층상에 p-타입 GaAs 위상정합 층을 형성하는 단계;
    상기 위상정합 층상에 p-전극 층을 형성하는 단계; 및
    상기 기판의 노출된 표면사에 n-전극을 형성하는 단계를 더 포함하는
    방법.
  28. 제27 항에 있어서,
    상기 p-전극 층은 Ti/Au를 포함하고, 상기 n-층은 In을 포함하는
    방법.
  29. 제23 항에 있어서,
    상기 퀀텀 웰 층은 In0.3Ga0.7As0.99N0.01을 포함하는
    방법.
  30. 제26 항에 있어서,
    상기 p-타입 및 n-타입 스페이서 층들은 각각 Al0.3Ga0.8As를 포함하는
    방법.
  31. 제1 반도체 재료 층을 형성하는 단계;
    상기 제1 반도체 재료 층 상에 InGaAsN의 활성 채널 층을 형성하는 단계; 및
    상기 활성 채널 층상에 제2 반도체 재료 층을 형성하는 단계
    - 여기서, 상기 제1 및 제2 반도체 재료 층은 InGaAsN 활성 채널 층보다 넓은 밴드 갭을 가짐 - ; 를 포함하는
    고전자 이동도 트랜지스터(HEMT)를 제조하는 방법.
  32. 제31 항에 있어서,
    상기 제1 층상에 InGaAsN의 활성 채널 층을 형성하는 단계는
    Sb의 존재 - 상기 Sb의 퀀텀 층 내 함입은 무시할 만함 - 하에 상기 활성 채널 층을 형성하는 단계를 포함하는
    방법.
  33. 제31 항에 있어서,
    상기 제1 반도체 재료층은 반-절연성 GaAs 기판상에 형성된 비교적 두껍게 도핑된 GaAs 버퍼 층이고, 상기 제2 반도체 재료층은 비교적 얇은 비도핑 AlGaAs 배리어 층이며,
    상기 배리어 층상에 비교적 무겁게 도핑된 n-타입 AlGaAs층을 형성하는 단계; 및
    상기 비교적 무겁게 도핑된 n-타입 AlGaAs 층상에 비교적 무겁게 도칭된 GaAs 캡 층을 형성하는 단계를 더 포함하는
    방법.
  34. 제33 항에 있어서,
    상기 GaAs 캡 층을 제거하여, 상기 캡 층의 격리된 소스 및 드레인 영역을 형성하고 상기 캡 층의 소스 및 드레인 영역 사이의 비교적 무겁게 도핑된 n-타입 AlGaAs 층의 일부를 노출시키는 단계;
    상기 캡 층의 소스 및 드레인 영역 상에 소스 및 드레인 전극 층을 형성하는 단계; 및
    상기 캡 층의 소스 및 드레인 영역 사이의 비교적 무겁게 도핑된 n-타입 AlGaAs 층의 노출된 영역상에 게이트 전극 층을 형성하는 단계를 더 포함하는
    방법.
  35. 제34 항에 있어서,
    상기 캡층의 소스 및 드레인 영역 사이의 비교적 무겁게 도핑된 n-타입 AlGaAs 층의 일부를 제거하여 상부에 게이트 전극 층이 형성되는 리세스된 게이트 영역을 형성하는 단계를 더 포함하는
    방법.
  36. 제35 항에 있어서,
    상기 소스 및 드레인 전극 층은 각각 AuGeNi를 포함하며, 상기 게이트 전극 층은 TiPtAu를 포함하는
    방법.
  37. 제31 항에 있어서,
    상기 제1의 반도체 재료 층은 반-절연성 GaAs 기판 상에 형성된 비교적 두꺼운 비도핑 GaAs 버퍼 층이고, 상기 제2의 반도체 재료 층은 비교적 얇은 비도핑된 GaInP 배리어 층이며,
    상기 배리어 층상에 비교적 무겁게 도핑된 n-타입 GaInP 층을 형성하는 단계; 및
    상기 비교적 무겁게 도핑된 n-타입 GaInP 층상에 비교적 무겁게 도핑된 GaAs 캡 층을 형성하는 단계를 더 포함하는
    방법.
  38. 제37 항에 있어서,
    상기 GaAs 캡 층을 제거하여, 상기 캡 층의 격리된 소스 및 드레인 영역을 형성하고 상기 캡 층의 소스 및 드레인 영역 사이의 비교적 무겁게 도핑된 n-타입 GaInP 층의 영역을 노출시키는 단계;
    상기 캡 층의 소스 및 드레인 영역상에 각각 소스 및 드레인 전극을 형성하는 단계; 및
    상기 캡 층의 소스 및 드레인 영역 사이의 비교적 무겁게 도핑된 n-타입 GaInP 층의 노출 영역상에 게이트 전극 층을 형성하는 단계를 더 포함하는
    방법.
  39. 제38 항에 있어서,
    상기 캡 층의 소스 및 드레인 영역 사이의 비교적 무겁게 도핑된 n-타입 GaInP 층의 영역을 제거하여 상부에 게이트 전극 층을 형성하기 위한 리세스된 게이트 영역을 형성하는 단계를 더 포함하는
    방법.
  40. 제 39 항에 있어서,
    상기 소소 및 드레인 전극 층들은 각각 AuGeNi를 포함하며, 상기 게이트 전극 층은 TiPtAu를 포함하는
    방법.
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