RU2005102107A - Устройство и способ для декодирования кода коррекции ошибки в системе связи - Google Patents

Устройство и способ для декодирования кода коррекции ошибки в системе связи Download PDF

Info

Publication number
RU2005102107A
RU2005102107A RU2005102107/09A RU2005102107A RU2005102107A RU 2005102107 A RU2005102107 A RU 2005102107A RU 2005102107/09 A RU2005102107/09 A RU 2005102107/09A RU 2005102107 A RU2005102107 A RU 2005102107A RU 2005102107 A RU2005102107 A RU 2005102107A
Authority
RU
Russia
Prior art keywords
ifht
matrix
block code
block
received
Prior art date
Application number
RU2005102107/09A
Other languages
English (en)
Other versions
RU2280323C2 (ru
Inventor
Сунг-Еун ПАРК (KR)
Сунг-Еун ПАРК
Дзае-Йоел КИМ (KR)
Дзае-Йоел КИМ
Сеонг-Илл ПАРК (KR)
Сеонг-Илл ПАРК
Йоунг-Киун КИМ (KR)
Йоунг-Киун КИМ
Хиеон-Воо ЛИ (KR)
Хиеон-Воо ЛИ
Original Assignee
Самсунг Электроникс Ко., Лтд. (KR)
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. (KR), Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд. (KR)
Publication of RU2005102107A publication Critical patent/RU2005102107A/ru
Application granted granted Critical
Publication of RU2280323C2 publication Critical patent/RU2280323C2/ru

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/31—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining coding for error detection or correction and efficient use of the spectrum
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/136—Reed-Muller [RM] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/45—Soft decoding, i.e. using symbol reliability information
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/45—Soft decoding, i.e. using symbol reliability information
    • H03M13/451—Soft decoding, i.e. using symbol reliability information using a set of candidate code words, e.g. ordered statistics decoding [OSD]
    • H03M13/456—Soft decoding, i.e. using symbol reliability information using a set of candidate code words, e.g. ordered statistics decoding [OSD] wherein all the code words of the code or its dual code are tested, e.g. brute force decoding

Claims (36)

1. Устройство для декодирования n принятых символов с использованием информации матрицы генерирования блочного кода, содержащее контроллер для определения информации положения символа, для перемещения каждого из n принятых символов, с использованием информации матрицы генерирования блочного кода и информации размера обратного быстрого преобразования Адамара (ОБПА, IFHT), для выполнения IFHT для n принятых символов; блок размещения символа, предназначенный для перемещения каждого из n принятых символов, в соответствии с информацией положения символа, определенной контроллером; блок IFHT для ввода символов, перемещенных блоком размещения символа, для выполнения IFHT для символов; и компаратор/селектор для вывода, в качестве сигнала декодирования, кодового слова блочного кода, которое имеет максимальное значение корреляции среди значений, полученных посредством выполнения IFHT.
2. Устройство по п.1, в котором информация матрицы генерирования блочного кода представляет собой матрицу kЧn, которая имеет k строк и n столбцов, для генерирования блочного кода, а информация размера IFHT представляет собой информацию для управляющих оснований в k-m строках высоких порядков в матрице k Ч n, которые используют в качестве входов блока IFHT.
3. Устройство по п.2, в котором контроллер последовательно выбирает элементы из матрицы kЧn путем выбора только k-m элементов от первой строки до (k-m)-й строки в каждом из n столбцов, последовательно от первого столбца до n-го столбца, генерирует двоичные последовательности, в которых элемент в первой строке использован как младший значащий бит, а элемент в m-й строке использован как старший значащий бит, и рассчитывает десятичные числа для каждой из генерируемых двоичных последовательностей, при этом контроллер определяет информацию положения символа так, что символы с первого принятого символа по n-й принятый символ, последовательно соответствуют входам блока IFHT, которые соответствуют десятичным значениям в n столбцах от первого столбца до n-го столбца соответственно.
4. Устройство по п.2, в котором устройство дополнительно содержит умножитель маски, предназначенный для умножения n принятых символов на маски, предусмотренные в соответствии с заранее заданным управлением, и выводит результаты умножения в блок размещения символа.
5. Устройство по п.4, в котором контроллер использует основания в m строке низкого порядка, включая основания в k-m строках высоких порядков, в матрице kЧn, в качестве оснований маски, и обеспечивает маски, которые сгенерированы путем модуляции оснований маски, в соответствии со способом модуляции, применяемым в отношении блочного кода, в умножитель маски.
6. Устройство по п.3., в котором блок размещения символа содержит переключатель, для ввода принятых символов и для переключения соответственно с первого принятого символа по n-й принятый символ в n сумматоров, в соответствии с информацией положения символа, предоставляемой контроллером;
n запоминающих устройств соответственно подключенных к n входам, с первого входа по n-й вход блока IFHT; и
n сумматоров, содержащих первые выводы и вторые выводы, причем каждый из первых выводов подключен к переключателю, а каждый из вторых выводов подключен к каждому из соответствующих n запоминающих устройств.
7. Устройство по п.6, в котором блок размещения символа дополнительно содержит n переключателей, причем каждый из n переключателей имеет первый вывод и второй вывод, первый вывод подключен к одному из n запоминающих устройств, а второй вывод подключен к блоку IFHT, причем блок размещения символа управляет n переключателями для последовательного подключения к блоку IFHT, последовательно от переключателя, подключенного к первому входу блока IFHT, до переключателя, подключенного к n-му входу блока IFHT, после завершения перемещения символа для каждого из n принятых символов.
8. Устройство по п.6, в котором блок размещения символа дополнительно содержит параллельно-последовательный преобразователь, содержащий первый вывод и второй вывод, первый вывод подключен к каждому из n запоминающих устройств, а второй вывод подключен к блоку IFHT, причем блок размещения символа управляет параллельно-последовательным преобразователем, для выполнения последовательного преобразования сигналов, записанных в n запоминающих устройств, и выводит преобразованные сигналы в блок IFHT, последовательно от запоминающего устройства, подключенного к первому входу, до запоминающего устройства, подключенного к n-му входу блока IFHT, при окончании перемещения символов для каждого из n принятых символов.
9. Устройство для декодирования блочного кода, включающего в себя n принятых символов, с использованием информации матрицы генерирования блочного кода, содержащее контроллер для определения информации размера обратного быстрого преобразования Адамара (ОБПА, IFHT), для выполнения IFHT для n принятых символов, и информации положения символа для перемещения каждого из n принятых символов, с использованием информации матрицы генерирования блочного кода; блок размещения символа, для перемещения каждого из n принятых символов, в соответствии с информацией положения символа, определенной контроллером; блок IFHT для ввода символов, перемещенных блоком размещения символа, для выполнения IFHT для символов; и компаратор/селектор для вывода, в качестве сигнала декодирования, кодового слова блочного кода, которое имеет максимальное значение корреляции среди значений, полученных посредством выполнения IFHT.
10. Устройство по п.9, в котором информация матрицы генерирования блочного кода представляет собой матрицу kЧn, которая содержит k строк и n столбцов, для генерирования блочного кода.
11. Устройство по п. 9, в котором контроллер учитывает количество операций, сложность системы и время выполнения IFHT, когда IFHT выполняют с использованием информации матрицы генерирования блочного кода, и использует информацию размера IFHT и основания управления информацией размера IFHT в k-m строках высоких порядков в матрице kЧn для использования в качестве входа блока IFHT.
12. Устройство по п.11, в котором контроллер последовательно выбирает элементы из матрицы kЧn, путем выбора только m элементов k-m строк высоких порядков с первой строки по (k-m)-ую строку, в каждом из n столбцов, последовательно от первого столбца до n-го столбца, генерирует двоичные последовательности, в которых элемент в первой строке использован как младший значащий бит, а элемент в m-й строке использован как старший значащий бит, и рассчитывает десятичные числа для каждой из сгенерированных двоичных последовательностей, так что контроллер определяет положения символа таким образом, что принятые символы от первого принятого символа по n-й принятый символ последовательно соответствуют входам блока IFHT, которые соответствуют десятичным значениям в n столбцах с первого столбца по n-й столбец соответственно.
13. Устройство по п.11. в котором устройство дополнительно содержит умножитель маски, предназначенный для умножения принятых символов на маски, обеспечиваемые в соответствии с заданным управлением, и для вывода результатов умножения в блок размещения символа.
14. Устройство по п.13, в котором контроллер использует основания в m-й строке низкого порядка, не включая основания в k-m строках высоких порядков, в матрице kЧn, в качестве оснований маски, и обеспечивает маски, которые сгенерированы путем модуляции оснований маски, в соответствии со способом модуляции, применяемым в отношении блочного кода, в умножитель маски.
15. Устройство по п.12, в котором блок размещения символа содержит переключатель для ввода принятых символов и для переключения соответственно с первого принятого символа по n-й принятый символ в n сумматоров, в соответствии с информацией положения символа, предоставляемой контроллером; n запоминающих устройств, соответственно подключенных к n входам, от первого входа до n-го входа блока IFHT; и n сумматоров, содержащих первые выводы и вторые выводы, причем каждый из первых выводов подключен к переключателю, а каждый из вторых выводов подключен к каждому из соответствующих n запоминающих устройств.
16. Устройство по п. 15, в котором блок размещения символа дополнительно содержит n переключателей, причем каждый из n переключателей имеет первый вывод и второй вывод, первый вывод подключен к одному из n запоминающих устройств, а второй вывод подключен к блоку IFHT, причем блок размещения символа управляет n переключателями для последовательного подключения к блоку IFHT, последовательно от переключателя, подключенного к первому входу блока IFHT до переключателя, подключенного к n-му входу блока IFHT, после завершения перемещения символа для каждого из n принятых символов.
17. Устройство по п.15, в котором блок размещения символа дополнительно содержит параллельно-последовательный преобразователь, содержащий первый вывод и второй вывод, первый вывод подключен к каждому из n запоминающих устройств, а второй вывод подключен к блоку IFHT, причем блок размещения символа управляет параллельно-последовательным преобразователем, для выполнения последовательного преобразования сигналов, записанных в n запоминающих устройств, и выводит преобразованные сигналы в блок IFHT, последовательно от запоминающего устройства, подключенного к первому входу, до запоминающего устройства, подключенного к n-му входу блока IFHT, при окончании перемещения символов для каждого из n принятых символов.
18. Способ декодирования n принятых символов с использованием информации матрицы генерирования блочного кода, содержащий следующие этапы:
a) определение информации положения символа для перемещения каждого из n принятых символов, с использованием информации матрицы генерирования блочного кода, и информации размера обратного быстрого преобразования Адамара (ОБПА, IFHT), для выполнения IFHT для n принятых символов;
b) перемещение каждого из n принятых символов на вход блока IFHT, в соответствии с определенной информацией положения символа;
c) ввод перемещенных символов для выполнения IFHT для символов; и
d) вывод, в качестве сигнала декодирования, кодового слова блочного кода, которое имеет максимальное значение корреляции среди значений, полученных в результате выполнения IFHT.
19. Способ по п.18, в котором информация матрицы генерирования блочного кода представляет собой матрицу kЧn, которая содержит k строк и n столбцов, для генерирования блочного кода, а информация размера IFHT представляет собой информацию для управления основаниями в k-m строках высоких порядков в матрице kЧn, для использования в качестве входа блока IFHT.
20. Способ по п.19, в котором указанный этап a) содержит выбор элементов из матрицы kЧn путем выбора только m элементов из k-m строк высоких порядков от первой строки до (k-m)-й строки в каждом из n столбцов, последовательно от первого столбца до n-го столбца, в матрице kЧn; генерирование двоичных последовательностей, в которых элемент в первой строке используют, как младший значащий бит, а элемент в (k-m)-й строке используют, как старший значащий бит; вычисление значения десятичного числа для каждой из сгенерированных двоичных последовательностей; и определение информации положения символа так, что символы с первого принятого символа до n-го принятого символа, последовательно соответствуют входам IFHT, которые соответствуют десятичным значениям в n столбцах от первого столбца по n-й столбец.
21. Способ по п.19, дополнительно содержащий этапы: умножение принятых символов на маски, сформированные в соответствии с заданным управлением; и перемещение символов.
22. Способ по п.21, в котором маски генерируют путем модулирования оснований в m-й строке низкого порядка, которая не включает основания в (k-m) строках высоких порядков, в матрице размером kЧn, в соответствии со способом модуляции, применяемым к блочному коду.
23. Способ декодирования n принятых символов с использованием информации матрицы генерирования блочного кода, содержащий следующие этапы:
a) определение информации размера обратного быстрого преобразования Адамара (ОБПА, IFHT) для выполнения IFHT для n принятых символов, и информации положения символа для перемещения каждого из n принятых символов, с использованием информации матрицы генерирования блочного кода;
b) перемещение каждого из n принятых символов в качестве входа блока IFHT, в соответствии с определенной информацией положения символа;
c) ввод перемещенных символов для выполнения IFHT для символов; и
d) вывод, в качестве сигнала декодирования, кодового слова блочного кода, которое имеет максимальное значение корреляции среди значений, полученных в результате выполнения IFHT.
24. Способ по п.23, в котором информация матрицы генерирования блочного кода представляет собой матрицу kЧn, которая содержит k строк и n столбцов, для генерирования блочного кода.
25. Способ по п. 23, в котором информацию размеров IFHT определяют путем учета количества операций, сложности системы и времени выполнения IFHT, когда IFHT выполняют с использованием информации матрицы генерирования блочного кода, и информация размера IFHT представляет собой информацию, предназначенную для управления основаниями в (k-m) строках высоких порядков в матрице kЧn, для использования в качестве входа блока IFHT.
26. Способ по п. 25, в котором указанный этап a) содержит следующие этапы: выбор элементов из матрицы kЧn путем выбора только m элементов из (k-m) строк высоких порядков от первой строки до (k-m)-й строки в каждом из n столбцов, последовательно от первого столбца до n-го столбца, в матрице kЧn; генерирование двоичных последовательностей, в которых элемент в первой строке используют, как младший значащий бит, а элемент в (k-m)-й строке используют, как старший значащий бит; вычисление значения десятичного числа для каждой из сгенерированных двоичных последовательностей; и определение информации положения символа так, что символы с первого принятого символа до n-го принятого символа, последовательно соответствуют входам IFHT, которые соответствуют десятичным значениям в n столбцах с первого столбца по n-й столбец.
27. Способ по п.25. дополнительно содержащий этапы: умножение принятых символов на маски, сформированные в соответствии с заданным управлением; и перемещение символов.
28. Способ по п.27, в котором маски генерируют путем модулирования оснований в m-й строке низкого порядка, которая не включает основания в k-m строках высоких порядков, в матрице kЧn, в соответствии со способом модуляции, применяемым к блочному коду.
29. Устройство, предназначенное для декодирования n принятых символов, с использованием матрицы генерирования блочного кода, имеющей k строк и n столбцов, содержащее контроллер, предназначенный для ввода n принятых символов и расчета положения символов для n столбцов в матрице генерирования блочного кода; и блок размещения символа, включающий в себя сумматоры, предназначенные для накопления и перемещения n принятых символов в рассчитанные положения символов.
30. Устройство по п.29, в котором устройство дополнительно содержит блок обратного быстрого преобразования Адамара (ОБПА, IFHT), предназначенный для ввода накопленных символов в блок размещения символа, и выполнения IFHT для символов; и компаратор/селектор, предназначенный для декодирования n битов, которые имеют максимальную величину корреляции среди результатов, полученных в результате выполнения IFHT, как информационных битов.
31. Устройство по п.30, в котором устройство дополнительно содержит умножитель маски, предназначенный для умножения n принятых символов на маски, сформированные в соответствии с заданным управлением, и вывода результатов умножения в блок размещения символа.
32. Устройство по п.31, в котором контроллер использует основания в m-й строке низкого порядка, которая не включает основания в k-m строках высоких порядков, в матрице генерирования блочного кода, в качестве оснований маски, и передает маски, которые генерируют путем модуляции оснований маски, в соответствии со способом модуляции, применяемым в отношении блочного кода, в умножитель маски.
33. Способ декодирования n принятых символов, с использованием матрицы генерирования блочного кода, имеющей k строк и n столбцов, содержащий следующие этапы: расчет положений символов для n столбцов в матрице генерирования блочного кода; и накопление и перемещение n принятых символов в рассчитанные положения символов.
34. Способ по п.33, дополнительно содержащий следующие этапы: ввод накопленных символов и выполнение обратного быстрого преобразования Адамара (ОБПА, IFHT) для символов; и декодирование n битов, которые имеют максимальное значение корреляции среди результатов, полученных в результате выполнения IFHT, в качестве информационных битов.
35. Способ по п.34, дополнительно содержащий следующие этапы: умножение n принятых символов на маски, сформированные в соответствии с заданным управлением; и перемещение символов в рассчитанные положения символов.
36. Способ по п.35, в котором маски генерируют путем модулирования оснований в m-й строке низкого порядка, которая не включает основания в (k-m) строках высоких порядков, в матрице генерирования блочного кода, в соответствии со способом модуляции, применяемым к блочному коду.
RU2005102107/09A 2003-03-31 2004-03-30 Устройство и способ для декодирования кода коррекции ошибки в системе связи RU2280323C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2003-0020255 2003-03-31
KR1020030020255A KR20040085545A (ko) 2003-03-31 2003-03-31 통신 시스템에서 오류 정정 부호의 복호 장치 및 방법

Publications (2)

Publication Number Publication Date
RU2005102107A true RU2005102107A (ru) 2005-09-10
RU2280323C2 RU2280323C2 (ru) 2006-07-20

Family

ID=36729286

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2005102107/09A RU2280323C2 (ru) 2003-03-31 2004-03-30 Устройство и способ для декодирования кода коррекции ошибки в системе связи

Country Status (9)

Country Link
US (1) US20040193995A1 (ru)
EP (1) EP1465351A3 (ru)
JP (1) JP2006515495A (ru)
KR (1) KR20040085545A (ru)
CN (1) CN1698282A (ru)
AU (1) AU2004225405A1 (ru)
CA (1) CA2493430A1 (ru)
RU (1) RU2280323C2 (ru)
WO (1) WO2004088866A1 (ru)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7721179B2 (en) * 2004-09-15 2010-05-18 Samsung Electronics Co., Ltd. Method and apparatus for encoding/decoding transmission information in mobile telecommunication system
US8290095B2 (en) * 2006-03-23 2012-10-16 Qualcomm Incorporated Viterbi pack instruction
JP5145766B2 (ja) * 2007-05-21 2013-02-20 株式会社Ｊｖｃケンウッド 軟判定装置及び軟判定方法
KR101493999B1 (ko) 2007-09-06 2015-02-17 삼성전자주식회사 선형 부호 생성 장치 및 방법
US8788918B2 (en) * 2008-03-20 2014-07-22 Marvell World Trade Ltd. Block encoding with a variable rate block code
KR20100136890A (ko) * 2009-06-19 2010-12-29 삼성전자주식회사 컨텍스트 기반의 산술 부호화 장치 및 방법과 산술 복호화 장치 및 방법
JP2013201582A (ja) * 2012-03-23 2013-10-03 Sharp Corp 受信装置、復号後尤度算出装置および受信方法
DE102013001740B3 (de) * 2013-02-01 2014-01-09 Eberhard Karls Universität Tübingen Anordnung und Verfahren zur Decodierung eines Datenworts mit Hilfe eines Reed-Muller-Codes
CN103795492B (zh) * 2013-09-30 2015-09-09 深圳光启智能光子技术有限公司 光通信系统中的编码/解码方法、装置和系统
US10097206B2 (en) 2015-10-01 2018-10-09 Electronics And Telecommunications Research Institute Method and apparatus for performing encoding using block code having input/output of variable length
JP6776298B2 (ja) * 2018-05-25 2020-10-28 アンリツ株式会社 信号発生装置および信号発生方法と誤り率測定装置および誤り率測定方法
CN111342846B (zh) * 2018-12-19 2023-10-20 大唐移动通信设备有限公司 一种译码方法、装置及计算机可读存储介质
JP6821719B2 (ja) * 2019-01-23 2021-01-27 アンリツ株式会社 バーストエラー付加装置、それを用いた試験信号発生装置、及びバーストエラー付加方法
US11356119B2 (en) * 2019-12-17 2022-06-07 Qualcomm Incorporated Noncoherent wireless communication using modified Reed Muller codes

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5463657A (en) * 1994-02-15 1995-10-31 Lockheed Missiles & Space Company, Inc. Detection of a multi-sequence spread spectrum signal
CA2185847A1 (en) * 1996-09-18 1998-03-19 Jean-Paul Chaib Method and apparatus for encoding and decoding digital signals
US5926488A (en) * 1997-08-14 1999-07-20 Ericsson, Inc. Method and apparatus for decoding second order reed-muller codes
KR100735402B1 (ko) * 2000-11-07 2007-07-04 삼성전자주식회사 비동기 이동통신시스템에서 하향 공유 채널에 사용하는 송신 형식 결합 지시기의 전송 장치 및 방법
US7293224B2 (en) * 2001-03-20 2007-11-06 Samsung Electronics Co., Ltd. Encoding/decoding apparatus and method in a CDMA mobile communication system
KR100724847B1 (ko) * 2001-05-09 2007-06-04 삼성전자주식회사 부호분할다중접속 이동통신시스템에서 부호화 및 복호화장치 및 방법
JP2002344332A (ja) * 2001-05-15 2002-11-29 Mitsubishi Electric Corp 軟入力軟出力復号方法及び軟入力軟出力復号装置
CA2391841C (en) * 2001-06-28 2006-05-16 Samsung Electronics Co., Ltd. Apparatus and method for transmitting tfci bits for a hard split mode in a cdma mobile communication system
JP3490425B2 (ja) * 2002-03-14 2004-01-26 松下電器産業株式会社 受信装置及び受信方法
KR100605813B1 (ko) * 2003-02-28 2006-08-01 삼성전자주식회사 초 광대역 통신시스템에서 헤더정보 전송장치 및 방법

Also Published As

Publication number Publication date
CN1698282A (zh) 2005-11-16
US20040193995A1 (en) 2004-09-30
WO2004088866A1 (en) 2004-10-14
AU2004225405A1 (en) 2004-10-14
KR20040085545A (ko) 2004-10-08
CA2493430A1 (en) 2004-10-14
EP1465351A3 (en) 2004-12-08
RU2280323C2 (ru) 2006-07-20
JP2006515495A (ja) 2006-05-25
EP1465351A2 (en) 2004-10-06

Similar Documents

Publication Publication Date Title
RU2005102107A (ru) Устройство и способ для декодирования кода коррекции ошибки в системе связи
JP3179487B2 (ja) キー組み合わせキーボード法および装置
RU2002100061A (ru) Устройство и способ кодирования/декодирования индикатора комбинации транспортного формата в системе мобильной связи МДКРК
JP2005535190A5 (ru)
JP2002335160A5 (ru)
EP2023491A1 (en) High rate, long block lenght, low density parity check encode
US5594742A (en) Bidirectional trellis coding
JPH11265276A (ja) Ｍ系列の位相シフト係数算出方式
CN105099467B (zh) Qc-ldpc码的编码方法及编码装置
JP3782995B2 (ja) 符号分割多重接続移動通信システムでの符号化／復号化装置及び方法
RU2644507C1 (ru) Перестановочный декодер с режимом обучения
JP2002084257A (ja) 直交符号生成装置、スクランブル符号生成装置、およびそれらを用いた携帯無線端末
CN108347250B (zh) 适用于少量冗余里德-所罗门码的快速编码方法及设备
RU2631142C2 (ru) Способ диагностики циклических кодов
JP2002359561A (ja) Ｃｒｃ演算装置
KR100204564B1 (ko) 업/다운 계수기를 이용한 고속 상관기
JP4126584B2 (ja) コード発生器
RU2002131155A (ru) Устройство и способ кодирования/декодирования в системе мобильной связи множественного доступа с кодовым разделением каналов (мдкр)
JP2003273750A (ja) 符号誤り検出訂正装置
US20070070876A1 (en) Method and apparatus for ovsf code generation
CN111835474B (zh) 一种基于pbch的信号处理方法及装置
SU1587541A1 (ru) Матричное вычислительное устройство
US20050160304A1 (en) Matched filter circuit and correlation calculation method
SU1292005A1 (ru) Устройство дл реализации быстрых преобразований в базисах дискретных ортогональных функций
SU1756883A1 (ru) Устройство дл умножени элементов конечных полей GF(2 @ )

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20180331