JP2006515495A - 通信システムにおけるエラー訂正符号を復号する装置及び方法 - Google Patents

Abstract

通信システムにおいてエラー訂正符号を復号するための装置及び方法を提供する。装置において、ｋ個の行とｎ個の列を有するブロック符号生成行列情報と受信シンボルを逆高速アダマール変換（ＩＦＨＴ）するためのＩＦＨＴ大きさ情報とを使用して、上記受信シンボルのそれぞれを再配置するためのシンボル位置情報を決定し、上記受信シンボルのそれぞれを上記決定されたシンボル位置情報に従ってＩＦＨＴ器の入力として再配置し、上記再配置されたシンボルを入力してＩＦＨＴを遂行した後、上記ＩＦＨＴを遂行した結果値のうち、最大相関値を有する上記ブロック符号の符号語を復号信号として出力する。

Description

本発明は、通信システムのエラー訂正符号を復号する装置及び方法に関し、特に、所定の情報ビット長さ及びブロック長さを有するブロック符号を復号する装置及び方法に関する。

通常、符号分割多重接続（Code Division Multiple Access；以下、“ＣＤＭＡ”と称する）通信システムは、伝送チャンネルで発生する雑音によるエラーを訂正するためのエラー訂正（error correction）を遂行する。一般的なエラー訂正方式を説明すると、下記の通りである。まず、送信側は、エラー訂正方式、すなわち、符号化方式（coding scheme）を使用して情報ビット（information bits）を符号化した符号語（codeword）を受信側へ送信する。そうすると、上記受信側が上記送信側で送信した符号語を受信した後、上記送信側で適用した符号化方式に相応する復号化方式（decoding scheme）を使用して上記受信された符号語を復号化して元の情報ビットに復元する。

上記ＣＤＭＡ通信システムで使用される代表的なエラー訂正方式は、ブロック符号（block code）を使用する方式及びトレリス符号（trellis code）を使用する方式の２種類の方式が存在する。

一番目に、上記ブロック符号を使用するエラー訂正方式を説明する。

上記ブロック符号を使用するエラー訂正方式は、所定の長さを有する送信情報ビット、例えば、ｋ個のビット（ｋ bits）に追加ビット、例えば、ｒ個のビット（R bits）を挿入して、ｎ（ｎ=ｋ＋ｒ）ビットのブロック符号に符号化して送信する方式であって、送信側は、ｋ個のビットの情報ビットを伝送するために、ｎビットのブロック符号、すなわち、（ｎ，ｋ）ブロック符号を送信する。そうすると、受信側は、上記送信側から送信した（ｎ，ｋ）ブロック符号を受信し、上記受信された（ｎ，ｋ）ブロック符号を復号化して元のｋ個のビットの情報ビットを抽出する。また、上記ブロック符号を使用するエラー訂正方式の場合、エラー訂正能力を向上させるためには、上記追加ビット数を増加させる。そして、上記ブロック符号を使用する場合、その符号語の大きさに従って、符号器（encoder）及び復号器（decoder）の構成が変更される。従って、同一のシステムで相互に異なる長さを有するブロック符号を使用する場合、上記相互に異なる長さを有するブロック符号のための符号器及び復号器が別途に備えられなければならない、という問題点かある。ここで、上記ブロック符号の代表的な例としては、ＢＣＨ符号、リードソロモン（Reed−Solomon）符号があり、上記ブロック符号は、Berlekamp-Masseyアルゴリズム（algorithm）、ユークリッドアルゴリズムを用いて硬判定（hard decision）復号を遂行する。

二番目に、上記トレリス符号を使用するエラー訂正方式を説明する。

上記トレリス符号を使用するエラー訂正方式は、送信情報ビットをブロックにセグメンティション（segmentation）して処理する方式でなく、シフトレジスタ（shift register）に順次に入力させた後、あらかじめ決定されているロジック（logic）の構造を通してトレリス符号に符号化して伝送する方式である。

上記入力される送信情報ビット当たりに出力ビット数の比率を符号化率（coding rate）であるとし、送信側は、上記符号化率に従って、例えば、符号化率が１／ｋである場合、１ビットの情報ビットをｋビットの出力ビットに符号化して送信する。そうすると、受信側は、上記送信側から送信した符号化率１／ｋのトレリス符号を受信し、上記受信された符号化率１／ｋのトレリス符号を復号化して、元のｋビットの情報ビットを抽出する。

また、上記トレリス符号を使用するエラー訂正方式の場合、エラー訂正能力を向上させるためには、符号化率を減少させなければならない。

さらに、上記トレリス符号は、コンボルーション（convolutional）符号とターボ（turbo）符号などを含み、上記トレリス符号は、ビタビ（Viterbi）アルゴリズムを用いて軟判定（soft decision）復号を遂行する。

上述したように、ブロック符号は、一般に、復号過程で硬判定復号を遂行するが、上記硬判定復号は、受信信号を１又は−１のみに判断して復号を遂行し、これによって、その復号性能（decoding performance）が、一般に、上記軟判定復号に比べて低下される。

また、上述したように、トレリス符号は、一般に、復号過程で軟判定復号を遂行するが、上記軟判定復号は、受信信号を加重値（weight value）に従って判断して復号を遂行することによって、上記硬判定復号に比べてその復号性能が向上する。一般に、上記軟判定復号は、上記硬判定復号に比べてその性能が２［ｄＢ］程度が向上する。しかしながら、上記軟判定復号は、受信信号を上記硬判定復号のように単純に１又は−１のみに判断して復号を遂行するものではなく、加重値を考慮して復号を遂行するので、その復号過程の演算量が大きく増加され、ハードウェア（hardware）的な複雑度（complexity）も大きく増加される。従って、受信されるブロックの長さ、すなわち、ビット数が所定の値を超過すると、上記軟判定復号を適用し難い。

上述したように、軟判定復号方式が硬判定復号方式よりもその復号性能が優れているので、現在ＣＤＭＡ通信システムは、比較的に短いブロック長さを有する制御信号（control signal）の場合、ブロック符号を使用し、比較的に長いブロック長さを有する情報信号（information signal）の場合、トレリス符号、すなわち、コンボルーション符号又はターボ符号を使用することによって軟判定復号を遂行する。

図１は、一般的な相関器を使用する軟判定復号装置の内部構造を示すブロック図である。

図１を参照すると、まず、受信側に受信される受信信号ｒは、相関器１００に入力される。ここで、送信側は、所定のブロック符号を二進位相シフトキーイング（Binary Phase Shift Keying；以下、“ＢＰＳＫ”と称する）方式を使用して変調した信号を送信したと仮定し、例えば、｛＋１、−１｝の変調信号を送信したと仮定する。そうすると、上記受信信号ｒは、上記送信側から送信された｛＋１、−１｝の変調信号がチャンネル状況（環境）を感じつつ、雑音（noise）成分及び干渉（interference）成分が加算された信号になり、従って、上記受信信号ｒは、｛＋１、−１｝ではない実数値を有する。

相関器１００は、上記受信信号ｒを入力して上記通信システムの送信側で送信可能なブロック符号の各符号語に対して相関した後、上記受信信号ｒと上記各符号語との相関値（correlation value）を比較選択器（comparator & selector）１１０へ出力する。比較選択器１１０は、上記受信信号ｒと上記各符号語との相関値を比較し、上記比較の結果、最大相関値を有する符号語を選択し、上記選択された符号語を上記送信側から伝送された符号語として判断する。結果的に、比較選択器１１０から出力された符号語に相応する情報ビットが元の情報ビットに復元される。

例えば、送信側が（ｎ，ｋ）ブロック符号を送信する場合、受信側は、上記（ｎ，ｋ）ブロック符号に雑音成分及び干渉成分が含まれた実数成分を有する受信信号ｒを受信し、上記実数成分を有する受信信号ｒは、相関器１００へ提供される。相関器１００は、上記送信側から送信されることができる（ｎ，ｋ）ブロック符号の各符号語に対して上記受信信号ｒとの相関を遂行し、その相関結果を比較選択器１１０に出力する。ここで、相関器１００の相関動作に従う演算量を考慮すると、下記の通りである。

まず、（ｎ，ｋ）ブロック符号から発生可能なすべての符号語を考慮すると、長さｎを有する符号語が２^ｋ個存在し、上記２^ｋ個の長さｎを有する符号語のそれぞれに対して相関を遂行しなければならないので、ｎ×２^ｋ回の乗算過程と（ｎ−１）×２^ｋ回の加算過程を必要とする。例えば、（ｎ，ｋ）ブロック符号を（１０、３）ブロック符号でると仮定すると、上記（１０、３）ブロック符号の発生可能なすべての符号語は８個であり、各符号語は、長さ１０を有する。また、上記８個の（１０、３）ブロック符号の符号語のそれぞれに対して相関を遂行しなければならないので、１０×８＝８０回の乗算過程と９×８＝７２の加算過程とが必要である。

上記ｋ及びｎ値が大きくなる場合、特に、上記ｋ値が大きくなる場合、上記相関遂行のための乗算過程及び加算過程の回数は、幾何級数的に増加し、結果的に、演算過程のロードによって全体システムの性能が低下される。

従来のブロック符号において、軟判定復号を上記ブロック符号に適用する場合、ｋ個の情報ビットは、限定された長さ（例えば、１４ビット以下）を有する。従って、軟判定復号の性能が硬判定復号の性能に比べて優れる効果を有するとしても、上記ブロック符号に適用されることができない。

図２は、従来の逆高速アダマール変換器（Inverse Fast Hadamard Transform unit；以下、“ＩＦＨＴ器”と称する）を使用する直列構造を有する軟判定復号装置の内部構成を示すブロック図である。しかしながら、図２を参照して、上記装置を説明するに先立って、上記直列構造とは、下記で説明するマスク（mask）M_ｉを順次に考慮する構造を示す。これとは異なり、図３では、ＩＦＨＴ器を使用する並列構造を有する軟判定復号装置を説明する。この場合、上記並列構造とは、上記マスクＭ_ｉを同時に考慮する構造を示す。

図２を参照すると、まず、受信側に受信される受信信号ｒは、マスク乗算器（mask multiplier）２１０に入力される。ここで、上記受信側に相応する送信側は、生成行列（generator matrix）がウォルシュ（Walsh）符号の基底（basis）を含むブロック符号を送信する。マスク乗算器２１０は、上記受信信号ｒと制御器（controller）２００から出力されたマスクＭ_ｉを乗じた後、ＩＦＨＴ器２２０に出力する。ＩＦＨＴ器２２０は、マスク乗算器２１０から出力された信号を入力してＩＦＨＴを遂行した後、その結果を比較選択器２３０に出力する。ここで、図２の軟判定復号装置は、直列構造を有するので、制御器２００は、最初には、マスクが適用されない場合を仮定して上記マスクＭ_ｉを出力しない。

この後、制御器２００は、順次に該当するマスクＭ_ｉをマスク乗算器２１０へ出力する。例えば、２個のマスクがＭ_１及びＭ_２が存在する場合、制御器２００は、最初には、マスクＭ_ｉを適用しない。

そうすると、制御器２００は、今後から順次に上記マスクＭ_１と、マスクＭ_２と、上記マスクＭ_１とマスクＭ_２との排他的論理和（ＸＯＲ）、すなわち、

をマスク乗算器２１０へ出力する。

そして、ＩＦＨＴ器２２０は、マスク乗算器２１０で出力したすべての信号、すなわち、マスクが適用されない信号、すなわち、受信信号ｒと、上記受信信号ｒと、マスクＭ_１が掛けられた信号と、上記受信信号ｒと、マスクＭ_２が掛けられた信号と、上記受信信号ｒとマスクＭ_１と、マスクＭ_２の排他的論理和

が掛けられた信号それぞれに対して順次にＩＦＨＴを遂行し、その結果を上記比較選択器２３０に出力する。上記比較選択器２３０は、ＩＦＨＴ器２２０で出力したすべてのＩＦＨＴ結果値を比較して最大相関値を有する符号語を選択して、上記選択した符号語を上記送信側で伝送した符号語に判断する。結果的に、比較選択器２２０で出力した符号語に相応する情報ビットが元の情報ビットに復元される。制御器２００及びマスク乗算器２１０の動作は、下記で説明することであるので、ここでは、その詳細な説明を省略する。

そうすると、（ｎ，ｋ）リードマラー（Reed−Muller）符号、例えば、（８，３）リードマラー符号は、下記表１の通りである。

表１に示すように、３ビットの情報ビットが入力されるとき発生可能な（８，３）リードマラー符号の符号語は、２^３個、すなわち、８個であり、情報ビットが“０００”である場合には、“００００００００”の符号語が生成され、情報ビットが“００１”である場合には、“０１０１０１０１”の符号語が生成され、情報ビットが“０１０”である場合には、“００１１００１１”の符号語が生成され、情報ビットが“０１１”である場合には、“０１１００１１０”の符号語が生成され、情報ビットが“１００”である場合には、“００００１１１１”の符号語が生成され、情報ビットが“１０１”である場合には、“０１０１１０１０”の符号語が生成され、情報ビットが“１１０”である場合には、“００１１１１００”の符号語が生成され、情報ビットが“１１１”である場合には、“０１１０１００１”の符号語が生成される。

表１に示すような（８，３）リードマラー符号の生成行列は、下記式１の通りである。

式１において、Ｇは、生成行列を示し、行（row）の数が入力情報ビット数ｋと同一であり、列（column）の数が上記出力ビット数ｎと同一であるので、上記生成行列に従って生成されたリードマラー符号は、（８，３）リードマラー符号になる。また、上記生成行列の各行が基底であり、従って、上記生成行列には、３個の基底が存在する。

まず、上記（８，３）リードマラー符号に対するすべての符号語を考慮すると、長さ８を有する符号語が８個存在し、また、上記８個の符号語の各々に対してＩＦＨＴを遂行しなければならない。この後、上記（８，３）リードマラー符号でＩＦＨＴを遂行する過程を図４を参照して説明する。

図４は、一般的なＩＦＨＴが遂行される過程を概略的に示す図である。図４を参照すると、受信信号ｒは、雑音及び干渉成分が挿入された（８，３）リードマラー符号の符号語から得られた信号であるので、受信信号ｒは、ｒ = ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８として表現され、ここで、上記ｒ１乃至ｒ８のそれぞれを“受信シンボル”と称する。

そして、図１を参照して説明された相関器１００のように、１００％性能の軟判定復号を遂行するためには、ＩＦＨＴ器２２０は、上記（８，３）リードマラー符号で発生可能なすべての符号語のそれぞれと上記受信信号ｒとの相関を考慮しなければならない。結果的に、１００％性能の軟判定を遂行することは、受信信号ｒに対して送信側で送信可能なすべての符号語のそれぞれに対する相関を遂行することを意味する。

また、表１に示す上記（８，３）リードマラー符号は、ディジタルデータ（digital data）によって表される。しかしながら、実際エア（air）上で上記ディジタルデータが所定の方式、例えば、ＢＰＳＫ方式にて変調されるので、上記ディジタルデータ“０”は、“＋１”に対応し、上記ディジタルデータ“１”は、“−１”に対応して伝送される。従って、表１に示す（８，３）リードマラー符号をＢＰＳＫ方式によって変調される成分に対応させると、下記表２の通りである。

上記１００％軟判定復号のためには、上記受信信号ｒ、すなわち、ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８及び表２に示すようのＢＰＳＫ方式に変調されたすべての符号語それぞれに対する相関を遂行しなければならない。上記ＩＦＨＴを遂行すると、図４に示すように、バタフライロジック（butterfly logic）構造を使用するＩＦＨＴが遂行されるために、上記受信信号ｒに対してＢＰＳＫ方式によって変調されたすべての符号語のそれぞれに対する相関を遂行することができる。

すなわち、受信信号ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８に対して、２の累乗単位でステージ（stage）を入力情報ビットの数ｋ回、すなわち、３回を遂行すると、ＢＰＳＫ方式によって変調されたすべての符号語のそれぞれに対する相関を遂行することができる。ここで、上記ステージのそれぞれは、２の累乗単位で上記受信信号ｒの各成分に対して、＋演算及び−演算を遂行する。これを詳細に説明すると、一番目に、第１のステージは、上記受信信号ｒの各成分に対して２^０（１）単位で＋演算（又は付加）演算及び−（又は減算）演算を遂行する。すなわち、ｒ１及びｒ２に対してそれぞれ＋演算及び−演算を遂行し、ｒ３及びｒ４に対して、それぞれ＋演算及び−演算を遂行し、ｒ５及びｒ６に対してそれぞれ＋演算及び−演算を遂行し、ｒ７及びｒ８に対してそれぞれ＋演算及び−演算を遂行する。

二番目に、第２のステージは、上記第１のステージの結果の各成分、すなわち、ｒ１＋ｒ２、ｒ１−ｒ２、ｒ３＋ｒ４、ｒ３−ｒ４、ｒ５＋ｒ６、ｒ５−ｒ６、及びｒ７＋ｒ８、ｒ７−ｒ８のそれぞれに対して、２^１（２）単位で＋演算及び−演算を遂行する。すなわち、ｒ１＋ｒ２及びｒ３＋ｒ４に対しては、それぞれ＋演算及び−演算を遂行し、ｒ１−ｒ２及びｒ３−ｒ４に対しては、それぞれ＋演算及び−演算を遂行し、ｒ５＋ｒ６及びｒ７＋ｒ８に対しては、それぞれ＋演算及び−演算を遂行し、ｒ５−ｒ６及びｒ７−ｒ８に対しては、それぞれ＋演算及び−演算を遂行する。

三番目に、第３のステージは、上記第２のステージの結果の各成分、すなわち、（ｒ１＋ｒ２）＋（ｒ３＋ｒ４）、（ｒ１−ｒ２）＋（ｒ３−ｒ４）、（ｒ１＋ｒ２）−（ｒ３＋ｒ４）、（ｒ１−ｒ２）−（ｒ３−ｒ４）、（ｒ５＋ｒ６）＋（ｒ７＋ｒ８）、（ｒ５−ｒ６）＋（ｒ７−ｒ８）、（ｒ５＋ｒ６）−（ｒ７＋ｒ８）、及び（ｒ５−ｒ６）−（ｒ７−ｒ８）のそれぞれに対して、２^２（４）単位で＋演算及び−演算を遂行する。すなわち、（ｒ１＋ｒ２）＋（ｒ３＋ｒ４）及び（ｒ５＋ｒ６）＋（ｒ７＋ｒ８）に対して、それぞれ＋演算及び−演算を遂行し、（ｒ１−ｒ２）＋（ｒ３−ｒ４）及び（ｒ５−ｒ６）＋（ｒ７−ｒ８）に対して、それぞれ＋演算及び−演算を遂行し、（ｒ１＋ｒ２）−（ｒ３＋ｒ４）及び（ｒ５＋ｒ６）−（ｒ７＋ｒ８）に対して、それぞれ＋演算及び−演算を遂行し、（ｒ１−ｒ２）−（ｒ３−ｒ４）及び（ｒ５−ｒ６）−（ｒ７−ｒ８）に対して、それぞれ＋演算及び−演算を遂行する。

このように、第１のステージから第３のステージまで遂行された結果に従って、受信信号ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８に対して、表２で説明したＢＰＳＫ方式によって変調されたすべての符号語のそれぞれに対する相関が遂行されたことを分かる。すなわち、上記受信信号ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８に対して、表２のＢＰＳＫ方式によって変調された第１の符号語、すなわち、＋＋＋＋＋＋＋＋に対する相関結果が｛（ｒ１＋ｒ２）＋（ｒ３＋ｒ４）｝＋｛（ｒ５＋ｒ６）＋（ｒ７＋ｒ８）｝であり、上記受信信号ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８に対して、第２の符号語、すなわち、＋−＋−＋−＋−に対する相関結果が｛（ｒ１−ｒ２）＋（ｒ３−ｒ４）｝＋｛（ｒ５−ｒ６）＋（ｒ７−ｒ８）｝であり、上記受信信号ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８に対して、第３の符号語、すなわち、＋＋−−＋＋−−に対する相関結果が｛（ｒ１＋ｒ２）−（ｒ３＋ｒ４）｝＋｛（ｒ５＋ｒ６）−（ｒ７＋ｒ８）｝であり、上記受信信号ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８に対して、上記受信信号ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８に対して、第４の符号語、すなわち、＋−−＋＋−−＋に対する相関結果が｛（ｒ１−ｒ２）−（ｒ３−ｒ４）｝＋｛（ｒ５−ｒ６）−（ｒ７−ｒ８）｝であり、上記受信信号ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８に対して、第５の符号語、すなわち、＋＋＋＋−−−−に対する相関結果が｛（ｒ１＋ｒ２）＋（ｒ３＋ｒ４）｝−｛（ｒ５＋ｒ６）＋（ｒ７＋ｒ８）｝であり、上記受信信号ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８に対して、第６の符号語、すなわち、＋−＋−＋−＋−に対する相関結果が｛（ｒ１−ｒ２）＋（ｒ３−ｒ４）｝−｛（ｒ５−ｒ６）＋（ｒ７−ｒ８）｝であり、上記受信信号ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８に対して、第７の符号語、すなわち、＋＋−−−−＋＋に対する相関結果が｛（ｒ１＋ｒ２）−（ｒ３＋ｒ４）｝−｛（ｒ５＋ｒ６）−（ｒ７＋ｒ８）｝であり、上記受信信号ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８に対して、第８の符号語、すなわち、＋−−＋−＋＋−に対する相関結果が｛（ｒ１−ｒ２）−（ｒ３−ｒ４）｝−｛（ｒ５−ｒ６）−（ｒ７−ｒ８）｝である。結果的に、上記受信信号ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８に対して、表２のＢＰＳＫ方式によって変調されたすべての（８，３）リードマラー符号の符号語に対する相関が１００％遂行された。

そうすると、ここで、上記（８，３）リードマラー符号のＩＦＨＴの遂行に従う演算量を説明すると、ｌｏｇ_２８（=３）回のステージを通して８ｌｏｇ_２８（=２４）回の加算（＋演算、−演算）過程、すなわち、第１のステージで８回の加算過程と、第２のステージで８回の加算過程と、第３のステージで８回の加算過程との総２４回の加算過程が必要である。一方、上記（８，３）リードマラー符号を相関器を通して相関する場合、演算量を考えると、６４（８×２^３）回の乗算過程と５６回の｛（８−１）×２^３｝加算過程が必要である。

結局、（ｎ，ｋ）ブロック符号に対するすべての符号語を考慮すると、長さｎを有する符号語が２^ｋ個存在し、また、上記長さｎを有する２^ｋ個の符号語のそれぞれに対して相関を遂行しなければならないので、相関器を通して相関を遂行する場合には、ｎ×２^ｋ回の乗算過程と（ｎ−１）×２^ｋ回の加算過程が必要である。しかしながら、（ｎ，ｋ）ブロック符号に対するすべての符号語に対してＩＦＨＴを遂行する場合には、ｎｌｏｇ_２ｎの加算過程が必要である。結果的に、すべてのブロック符号に対してＩＦＨＴを通して軟判定復号を遂行する場合には、１００％相関を考慮した軟判定復号が可能である。また、演算量を最小化して軟判定復号の性能を最大化する。

まず、リードマラー符号にマスクが適用されることは、生成行列の基底にマスクに使用される基底が追加されることを示す。すなわち、上述したように、生成行列は、入力情報ビット数と同一の個数の基底を有するが、マスクが適用される場合には、上記生成行列は、上記入力情報ビット数と同一の数の基底のみならず、上記マスクに使用される基底を有する。

例えば、表１に示すような（８，３）リードマラー符号にオールワン（all one）マスクが適用される場合を考慮すると、上記生成行列は、下記式２の通りである。

式２において、Ｇは、生成行列を示し、式２の生成行列の第４の行のオールワン基底が上記（８，３）リードマラー符号のマスク基底である。

制御器２００は、上記受信信号ｒが最初に受信されると、まず、マスクが適用されなかったと仮定し、上記マスクＭ_ｉを出力しないように制御する。すなわち、制御器２００は、ＩＦＨＴ器２２０が上記受信信号ｒに対してそのままＩＦＨＴを遂行するように制御する。ここで、上述したように、制御器２００は、最初には、マスクを考慮せず、その後、マスクＭ_ｉをさらに考慮することもできる。また、上記マスクが適用されない場合、制御器２００は、オールワンマスクを適用したと仮定して、マスク乗算器２１０にすべてのエレメント（element）が１からなるマスクＭ_ｉを出力することもできる。

上記すべてのエレメントが１からなるマスクは、実質的に受信信号と乗じられても、変化が発生しない。従って、上記装置は、上記マスクが適用されない場合と同一に動作する。

上述したように、すべてのエレメントが１からなるマスクＭ_ｉを使用することによって、実際にマスクが適用された場合とマスクが適用されない場合とのハードウェア構造を同一に保持することができる。しかしながら、上記受信信号ｒには、実質的にマスクが適用された。従って、制御器２００は、マスク乗算器２１０に上記マスク基底に該当するマスクＭ_ｉを出力する、ここで、上記生成行列のマスク基底は、オールワン基底であるので、上記マスクＭ_ｉは、すべてのエレメントが１から構成される。

マスク乗算器２１０は、上記受信信号ｒと上記マスクＭ_ｉを乗じた後、ＩＦＨＴ器２２０へ出力する。図２に示す軟判定復号装置は、直列構造を有するので、上記マスクベクターＭ_ｉを考慮する場合と上記マスクベクターＭ_ｉを考慮しない場合とを順次に考慮する。

図３は、一般的なＩＦＨＴ器を使用する並列構造を有する軟判定復号装置の内部の構造を示すブロック図である。

図３を参照すると、まず、受信側で受信された受信信号ｒは、ＩＦＨＴ器３１１及び複数のマスク乗算器３２１、３３１、及び３４１に入力される。また、上記送信側でマスクとして適用された基底の個数に従って受信側で提供された上記マスク乗算器の個数が決定される。図３では、上記マスクとして適用された基底の個数が２個であると仮定する。従って、上記受信側は、マスク乗算器３２１、３３１、及び３４１を含む。マスク乗算器３２１は、上記受信信号ｒに第１のマスク基底ｍ_１に対応する第１のマスクＭ_１を乗じ、マスク乗算器３３１は、上記受信信号ｒに第２のマスク基底ｍ_２に対応する第２のマスクＭ_２を乗じ、マスク乗算器３４１は、上記受信信号ｒに上記第１のマスク基底ｍ_１と第２のマスク基底ｍ_２との排他的論理和に対応するマスク（以下、

と称する）を乗じる。

ＩＦＨＴ器３１１は、上記受信信号ｒを入力してＩＦＨＴを遂行した後、比較選択器３５０へ出力する。また、マスク乗算器３２１、３３１、３４１のそれぞれは、上記受信信号ｒを入力して該当するマスク、すなわち、第１のマスクＭ_１、第２のマスクＭ_２、及び第１のマスク基底ｍ_１と第２のマスク基底ｍ_２との排他的論理和に対応するマスク

のそれぞれを乗じた後、ＩＦＨＴ器３２３乃至ＩＦＨＴ器３４３のそれぞれへ出力する。ＩＦＨＴ器３２３、３３３、及び３４３のそれぞれは、マスク乗算器３２１、３３１、及び３４１のそれぞれから出力された信号を入力してＩＦＨＴを遂行した後、比較選択器３５０へ出力する。比較選択器３５０は、ＩＦＨＴ器３２３、３３３、及び３４３のそれぞれから出力されたＩＦＨＴ遂行結果を比較して、最大相関値を有する符号語を選択し、上記選択された符号語を上記送信側から伝送された符号語として判断する。結果的に、比較選択器３３０から出力された符号語に相応する情報ビットが元の情報ビットとして復元される。

上述したように、（ｎ，ｋ）ブロック符号に対するすべての符号語を考慮すると、長さｎを有する符号語が２^ｋ個存在する。また、上記長さｎをそれぞれ有する２^ｋ個の符号語のそれぞれに対して相関を遂行しなければならないので、相関器を通して相関を遂行する場合には、ｎ×２^ｋ回の乗算過程と（ｎ−１）×２^ｋ回の加算過程とを必要とする一方、ＩＦＨＴ器を使用して、（ｎ，ｋ）ブロック符号に対するすべての符号語に対してＩＦＨＴを遂行する場合には、ｎｌｏｇ_２ｎの加算過程のみが必要であり、演算量が最小化する。その結果、軟判定復号性能が最大化する。しかしながら、図１を参照して説明した相関器を使用する軟判定復号装置は、任意のブロック符号に対して軟判定復号を遂行することができるが、図２を参照して説明したＩＦＨＴ器を使用する軟判定復号装置は、生成行列がウォルシュ符号の基底を含むブロック符号に対してのみ軟判定復号を遂行することができる。すなわち、上記ＩＦＨＴ器を使用する軟判定復号装置は、演算量を最小化する軟判定復号化を遂行することができるが、その軟判定復号化の対象として使用されるブロック符号がウォルシュ符号の基底を含まなければならない、という短所を有する。

上記背景に鑑みて、本発明の目的は、通信システムにおいて、エラー訂正符号を復号する装置及び方法を提供することにある。

本発明の他の目的は、通信システムにおいて、最小の演算量を有するエラー訂正符号復号装置及び方法を提供することにある。

本発明のまた他の目的は、任意の情報ビット長さ及びブロック長さを有するブロック符号に対して最小の演算量を有する軟判定復号を遂行する装置及び方法を提供することにある。

本発明のさらなる目的は、通信システムにおいて、任意のブロック符号に対してＩＦＨＴを使用して軟判定復号を遂行する装置及び方法を提供することにある。

このような目的を達成するために、本発明の１つの特徴によれば、ブロック符号生成行列情報を使用して、ｎ個の受信シンボルを復号する装置は、上記ブロック符号生成行列情報と上記ｎ個の受信シンボルを逆高速アダマール変換（ＩＦＨＴ）を遂行するためのＩＦＨＴ大きさ情報とを使用して、上記ｎ個の受信シンボルのそれぞれを再配置するためのシンボル位置情報を決定する制御器と、上記制御器が決定したシンボル位置情報に従って、上記ｎ個の受信シンボルのそれぞれを再配置するシンボル配置器と、上記シンボル配置器で再配置したシンボルを入力してＩＦＨＴを遂行するＩＦＨＴ器と、上記ＩＦＨＴを遂行した結果値のうち、最大相関値を有する上記ブロック符号の符号語を復号信号として出力する比較選択器とを含むことを特徴とする。

本発明の他の特徴によれば、ブロック符号生成行列情報を使用してｎ個の受信シンボルを含むブロック符号を復号する装置は、上記ブロック符号生成行列情報を使用して、上記ｎ個の受信シンボルを逆高速アダマール変換（ＩＦＨＴ）するためのＩＦＨＴ大きさ情報と上記ｎ個の受信シンボルのそれぞれを再配置するためのシンボル位置情報とを決定する制御器と、上記制御器が決定したシンボル位置情報に従って、上記ｎ個の受信シンボルのそれぞれを再配置するシンボル配置器と、上記シンボル配置器で再配置したシンボルを入力してＩＦＨＴを遂行するＩＦＨＴ器と、上記ＩＦＨＴを遂行した結果値のうち、最大相関値を有する上記ブロック符号の符号語を復号信号として出力する比較選択器とを構成することを特徴とする。

本発明のまた他の特徴によれば、ｋ個の行及びｎ個の列を有するブロック符号生成行列情報を使用して、ｎ個の受信シンボルを復号する装置は、上記ｎ個の受信シンボルを入力し、上記ブロック符号生成行列でｎ個の列に対してシンボル位置を計算する制御器と、上記ｎ個の受信シンボルを上記計算されたシンボル位置で累積して再配置する加算器を含むシンボル配置器とを構成することを特徴とする。

本発明のさらなる特徴によれば、ブロック符号生成行列情報を使用してｎ個の受信シンボルを復号する方法は、上記ブロック符号生成行列情報と上記ｎ個の受信シンボルを逆高速アダマール変換（ＩＦＨＴ）するためのＩＦＨＴ大きさ情報とを使用して、上記ｎ個の受信シンボルのそれぞれを再配置するためのシンボル位置情報を決定するステップａ）と、上記決定されたシンボル位置情報に従って、上記ｎ個の受信シンボルのそれぞれをＩＦＨＴ器の入力として再配置するステップｂ）と、上記再配置されたシンボルを入力してＩＦＨＴを遂行するステップｃ）と、上記ＩＦＨＴを遂行した結果値のうち、最大相関値を有する上記ブロック符号の符号語を復号信号として出力するステップｄ）とを構成することを特徴とする。

本発明のもう一つの特徴によれば、ブロック符号生成行列情報を使用してｎ個の受信シンボルを復号する方法は、上記ブロック符号生成行列情報を使用して、上記ｎ個の受信シンボルを逆高速アダマール変換（ＩＦＨＴ）するためのＩＦＨＴ大きさ情報と上記ｎ個の受信シンボルのそれぞれを再配置するためのシンボル位置情報とを決定するステップａ）と、上記ｎ個の受信シンボルのそれぞれを上記決定されたシンボル位置情報に従ってＩＦＨＴ器の入力として再配置するステップｂ）と、上記再配置されたシンボルを入力してＩＦＨＴを遂行するステップｃ）と、上記ＩＦＨＴを遂行した結果値のうち、最大相関値を有するブロック符号の符号語を復号信号として出力するステップｄ）とを構成することを特徴とする。

本発明のさらなる他の特徴によれば、ｋ個の行及びｎ個の列を有するブロック符号生成行列情報を使用してｎ個の受信シンボルを復号する方法は、上記ブロック符号生成行列でｎ個の列に対してシンボル位置を演算するステップと、上記ｎ個の受信シンボルを上記計算されたシンボル位置で累積して再配置するステップとを含むことを特徴とする。

本発明は、通信システムにおいて、任意の情報ビット長さ及びブロック長さを有するブロック符号をシンボル再配置を通してＩＦＨＴを遂行することができるように制御することによって、最小の演算量を有する軟判定復号を遂行することができるようにする。また、上記ブロック符号の生成行列に従って、ＩＦＨＴの入力として使用される基底の個数及びマスクとして使用される基底の個数を決定することによって、最小の演算量、最小のシステム複雑度、及び最小のＩＦＨＴ遂行時間を有する軟判定復号を遂行することができるようにする、という利点を有する。

また、上述したように、任意の情報ビット長さ及び任意のブロック長さを有するブロック符号に対する復号を生成行列に従って制御して軟判定復号を遂行することによって、同一のハードウェア構造を有する軟判定復号装置を通して相互に異なる長さを有するブロック符号を復号することが可能である、という利点を有する。

以下、本発明の好適な実施形態について添付図を参照しつつ詳細に説明する。下記説明において、本発明の要旨のみを明瞭するために公知の機能又は構成に対する詳細な説明は省略する。

上述したように、逆高速アダマール変換器（以下、“ＩＦＨＴ器”と称する）を使用する軟判定復号（soft decision decoding）は、相関器（correlator）を使用する軟判定復号と同一の軟判定性能を有する。しかしながら、上記ＩＦＨＴ器を使用する軟判定復号は、上記相関器の相関遂行に従う演算量よりも非常に少ない演算量を有するので、演算過程によるロード（load）を最小化させる。しかしながら、上記ＩＦＨＴ器を使用する軟判定復号は、生成行列（generator matrix）がウォルシュ符号（walsh code）の基底（basis）を含むブロック符号に対してのみ適用可能であるので、上記ＩＦＨＴ器を使用する軟判定復号が相関器を使用する軟判定復号に比べて優れる性能を有しても、使用されることができない場合が頻繁に発生する。

従って、本発明は、上記生成行列がウォルシュ符号の基底を含まないブロック符号に対しても、上記ＩＦＨＴ器を使用して軟判定復号を遂行することによって復号性能を最大にする方案を提示する。

上記ＩＦＨＴの特性を説明する前に、従来技術で説明したように、ウォルシュ符号の基底を含むブロック符号、すなわち、リードマラー（Reed−Muller）符号をさらに説明する。（ｎ，ｋ）リードマラー符号、例えば、（８，３）リードマラー符号は、従来技術で説明した表１の通りである。ここで、上記ｋは、入力情報ビットの長さを示し、上記ｎ（２^ｋ）は、出力ブロックの長さを示す。すなわち、表１に示すように、３ビットの情報ビットが入力されるとき、発生可能な（８，３）リードマラー符号の符号語（codeword）の数は２^３、すなわち、８個であり、情報ビットが“０００”である場合には、“００００００００”の符号語が生成され、情報ビットが“００１”である場合には、“０１０１０１０１”の符号語が生成され、情報ビットが“０１０”である場合には、“００１１００１１”の符号語が生成され、情報ビットが“０１１”である場合には、“０１１００１１０”の符号語が生成され、情報ビットが“１００”である場合には、“００００１１１１”の符号語が生成され、情報ビットが“１０１”である場合には、“０１０１１０１０”の符号語が生成され、情報ビットが“１１０”である場合には、“００１１１１００”の符号語が生成され、情報ビットが“１１１”である場合には、“０１１０１００１”の符号語が生成される。そして、上記（８，３）リードマラー符号の符号語のそれぞれは、実際の変調方式、例えば、二進位相シフトキーイング（Binary Phase Shift Keying；以下、“ＢＰＳＫ”と称する）方式にて変調する場合、ディジタルデータ（digital data）“０”は、“＋１”に対応し、上記ディジタルデータ“１”は、“−１”に対応して、実際のエア（air）上に伝送される。

上記（８，３）リードマラー符号で発生可能なすべての符号語をＢＰＳＫ方式にて変調する場合、上記“００００００００”の符号語は、“＋＋＋＋＋＋＋＋”に変調され、上記“０１０１０１０１”の符号語は、“＋−＋−＋−＋−”に変調され、上記“００１１００１１”の符号語は、“＋＋−−＋＋−−”に変調され、上記“０１１００１１０”の符号語は、“＋−−＋＋−−＋”に変調され、上記“００００１１１１”の符号語は、“＋＋＋＋−−−−”に変調され、上記“０１０１１０１０”の符号語は、“＋−＋−＋−＋−”に変調され、上記“００１１１１００”の符号語は、“＋＋−−−−＋＋”に変調され、上記“０１１０１００１”の符号語は、“＋−−＋−＋＋−”に変調される。また、上記（８，３）リードマラー符号で発生可能なすべての符号語のそれぞれをＢＰＳＫ方式にて変調した場合の変調成分を示すと、下記表３の通りである。

表３において、第１の行（row）が“００００００００”符号語のＢＰＳＫ変調成分に該当し、第２の行が“０１０１０１０１”符号語のＢＰＳＫ変調成分に該当し、第３の行が“００１１００１１”符号語のＢＰＳＫ変調成分に該当し、第４の行が“０１１００１１０”符号語のＢＰＳＫ変調成分に該当し、第５の行が“００００１１１１”符号語のＢＰＳＫ変調成分に該当し、第６の行が“０１０１１０１０”符号語のＢＰＳＫ変調成分に該当し、第７の行が“００１１１１００”符号語のＢＰＳＫ変調成分に該当し、第８の行が“０１１０１００１”符号語のＢＰＳＫ変調成分に該当する。

そうすると、ここで、パンクチャーリング（puncturing）されたリードマラー符号、すなわち、（ｎ−ｔ，ｋ）、例えば、（８，３）リードマラー符号の所定の２ビットをパンクチャーリングした（６、３）リードマラー符号を有し、ＩＦＨＴを遂行する過程を図５を参照して説明する。ここで、ｔは、パンクチャーリングされたビットの数を示す。

図５は、ＩＦＨＴ器を使用して一般的なパンクチャーリングされたリードマラー符号を復号する軟判定復号装置の内部構造を示すブロック図である。

図５を説明するに先立って、まず、上記（６、３）リードマラー符号は、表１を参照して説明した（８，３）リードマラー符号の符号語のそれぞれに先行する２ビットずつをパンクチャーリングしたものであり、これを示すと、下記表４の通りである。

そして、上記（６、３）リードマラー符号で発生可能なすべての符号語のそれぞれをＢＰＳＫ方式にて変調した場合の変調成分を示すと、下記表５の通りである。

図５を参照すると、まず、受信信号ｒは、（６、３）リードマラー符号に雑音（noise）成分及び干渉（interference）成分が挿入された信号であるので、下記の通りに表現される。

ｒ = ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６

上記受信信号ｒは、０挿入器（０ inserter）５１１へ伝送され、上記０挿入器５１１は、上記受信信号ｒを入力して、所定の位置に０を挿入してＩＦＨＴ器５１３へ出力する。ここで、上記０挿入器５１１は、送信側で（８，３）リードマラー符号でビットをパンクチャーリングした位置に０を挿入し、上記パンクチャーリング位置関連情報は、送信側及び受信側の相互が認知している。

ＩＦＨＴ器５１３は、上記０挿入器５１１から出力された信号を入力してＩＦＨＴを遂行した後、その結果を比較選択器（comparator & selector）５１５へ出力する。比較選択器５１５は、ＩＦＨＴ器５１３から出力されたすべてのＩＦＨＴ結果値を比較し、最大相関値を有する符号語を選択して、上記選択された符号語を上記送信側で送信した符号語として判断する。結果的に、比較選択器５１５から出力された符号語に該当する情報ビットが元の情報ビットに復元される。上記ＩＦＨＴ遂行過程が図４を参照して従来技術で説明されたので、ここでは、その詳細な説明を省略する。

従って、上記パンクチャーリングされた（ｎ−ｔ，ｋ）リードマラー符号に対してＩＦＨＴを使用して軟判定復号を遂行する時、上記（ｎ，ｋ）リードマラー符号でパンクチャーリングされた位置のビットにすべて‘０’を挿入し、ＩＦＨＴを使用して（ｎ，ｋ）リードマラー符号に対して軟判定復号を遂行するものと同一になる。また、（ｎ−ｔ，ｋ）リードマラー符号の軟判定復号のための演算量も上記（ｎ，ｋ）リードマラー符号の演算量と同一の演算量を有する。

上述したようにように、パンクチャーリングされたリードマラー符号、すなわち、（ｎ−ｔ，ｋ）リードマラー符号のＩＦＨＴ遂行について図５を参照して説明した。次に、図６を参照して、反復（repetition）されたリードマラー符号、すなわち、（ｎ＋ｔ，ｋ）リードマラー符号、例えば、（８，３）リードマラー符号の所定の２ビットが反復された（１０、３）リードマラー符号を有し、ＩＦＨＴを遂行する過程を説明する。ここで、ｔは、反復されるビットの数を示す。

図６は、一般的な反復されたリードマラー符号をＩＦＨＴを使用して復号する軟判定復号装置の内部構造を示すブロック図である。

しかしながら、図６を説明するに先立って、まず、上記（１０、３）リードマラー符号は、表１を参照して説明した（８，３）リードマラー符号の符号語のそれぞれに先行する２ビットずつを反復したものであり、これを示すと、下記表６の通りである。

そして、上記（１０、３）リードマラー符号で発生可能なすべての符号語のそれぞれをＢＰＳＫ方式にて変調した場合の変調成分を示すと、下記表７の通りである。

図６を参照すると、まず、受信信号ｒは、（１０、３）リードマラー符号に雑音成分及び干渉成分が挿入された信号であるので、下記の通りに表現される。

ｒ = ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８ ｒ９ ｒ１０

上記受信信号ｒは、累積器（accumulator）６１１に伝送され、累積器６１１は、上記伝送された受信信号ｒの最下位ビット（Least Significant Bit；以下、“ＬＳＢ”と称する）から２ビットを上記伝送された受信信号ｒの最上位ビット（Most Significant Bit；以下、“ＭＳＢ”と称する）から２ビットと累積した後、ＩＦＨＴ器６１３へ出力する。ここで、累積器６１１は、送信側で（８，３）リードマラー符号で反復された位置のビットを累積し、上記反復位置関連情報は、送信側及び受信側の相互が認知している。

ＩＦＨＴ器６１３は、累積器６１１から出力された信号を入力してＩＦＨＴを遂行した後、その結果を比較選択器６１５へ出力する。比較選択器６１５は、ＩＦＨＴ器６１３から出力されたすべてのＩＦＨＴ結果値を比較して最大相関値を有する符号語を選択し、上記選択された符号語を上記送信側から送信された符号語として判断する。結果的に、比較選択器６１５から出力された符号語に該当する情報ビットが元の情報ビットとして復元される。上記ＩＦＨＴ遂行過程が図４を参照して従来技術で説明したので、ここでは、その詳細な説明を省略する。

従って、上記パンクチャーリングされた（ｎ＋ｔ，ｋ）リードマラー符号に対してＩＦＨＴを使用して軟判定復号を遂行する時、上記（ｎ，ｋ）リードマラー符号で反復された位置のビットを累積してＩＦＨＴを使用して（ｎ，ｋ）リードマラー符号に対して軟判定復号を遂行するものと同一になる。また、（ｎ＋ｔ，ｋ）リードマラー符号の軟判定復号のための演算量も上記（ｎ，ｋ）リードマラー符号の演算量と同一の演算量を有する。

上述したように、上記リードマラー符号がパンクチャーリングされた形態である場合には、パンクチャーリングされた位置に０を挿入してＩＦＨＴを遂行する。また、上記リードマラー符号が反復された形態である場合には、上記反復されたビットを累積してＩＦＨＴを遂行する。このようにして、軟判定復号を遂行することができる。

上記説明では、上記リードマラー符号にマスク（mask）を適用しない場合を例に挙げたが、上記リードマラー符号にマスクを適用する場合は、従来技術の説明でマスクを考慮して、ＩＦＨＴを適用する場合と同一に動作する。

本発明は、上述したようなＩＦＨＴ特性を用いて、リードマラー符号の所定のビットがパンクチャーリングされ、反復され、又は、マスキングされた形態を仮定して、ＩＦＨＴ特性を使用して所定の情報ビットの数及び所定のブロックビットの数を有するブロック符号の軟判定復号を遂行する方案を提供する。

図７は、本発明の第１の実施形態によるＩＦＨＴ器を使用する軟判定復号装置の内部構造を示すブロック図である。図７を参照すると、本発明の第１の実施形態による軟判定復号装置は、制御器（controller）７００、マスク乗算器（mask multiplier）７１０、シンボル配置器（symbol arrange unit）７２０、ＩＦＨＴ器７３０、及び比較選択器７４０から構成される。そして、本発明の第１の実施形態及び本発明の第２の実施形態で送受信されるブロック符号に適用される生成行列は、下記式３の行列と同一であると仮定する。

上記生成行列は、６×１１行列であり、式３のような生成行列を適用する場合、（１１，６）ブロック符号が生成される。そして、上記生成行列Ｇの６個の基底のうち、第１の行から第４の行までの上位４個の基底をＩＦＨＴ入力として使用し、上記上位４個の基底を除いた残りの下位２個の基底、すなわち、第５の行及び第６の行の基底をマスク基底（mask basis）として使用すると仮定する。従って、上記生成行列で、４個の基底のみをＩＦＨＴ入力として使用するため、上記（１１，６）ブロック符号を相関するためのＩＦＨＴの入力大きさは、２^４ = １６になる。本発明の第１の実施形態では、送信側及び受信側が上記ＩＦＨＴ大きさ情報及び生成行列情報を認知している。

そして、上述したように、送信側から伝送された（１１，６）ブロック符号は、雑音成分及び干渉成分が含まれた受信信号ｒの形態で受信側で受信され、上記受信信号ｒは、ｒ = ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８ ｒ９ ｒ１０ ｒ１１で表され、ここで、上記ｒ１乃至ｒ１１のそれぞれは、受信シンボルを意味する。

上記受信信号ｒは、マスク乗算器７１０に伝送され、マスク乗算器７１０は、上記受信信号ｒと制御器７００から出力されたマスクＭ_ｉを乗じた後、シンボル配置器７２０へ出力する。制御器７００は、上記受信側の主制御器（main controller）（図示せず）から上記生成行列に関連した生成行列情報及びＩＦＨＴ大きさ情報を受信し、上記受信された生成行列情報及びＩＦＨＴ大きさ情報を使用して、マスクＭ_ｉ及びシンボル位置情報を生成する。制御器７００は、上記生成されたマスクＭ_ｉは、マスク乗算器７１０へ出力し、上記生成されたシンボル位置情報は、シンボル配置器７２０へ出力する。ここで、制御器７００は、上記生成行列で下位２個の基底をマスク基底として使用すると仮定したので、上記生成行列の第５の行と第６の行をそれぞれマスク基底ｍ_１とｍ_２として定義する。従って、上記マスクとして使用されたマスク基底は、ｍ_１基底、ｍ_２基底、及びｍ_１基底とｍ_２基底との排他的論理和（ＸＯＲ）（以下、

と称する）である。

また、本発明の第１の実施形態による軟判定復号装置が直列（serial）構造を有するので、実際にマスクが適用されない場合のハードウェア（hardware）動作をマスクが適用される場合のハードウェア動作と同一に考慮するために、オールワン（オールワン）マスクを追加に適用する。すなわち、制御器７００は、マスク乗算器７１０にオールワンマスクを出力することによって、実際にマスクが適用されない場合、上記マスクが適用された場合と同一のハードウェア構造を有しても、マスクが適用されない場合まで考慮することを可能にする。上記ｍ_１マスク基底、ｍ_２マスク基底、及びｍ_１マスク基底とｍ_２マスク基底との排他的論理和マスク基底

のそれぞれは、ＢＰＳＫ方式にて変調されてマスクとして使用される。

従来技術で説明したように、ディジタルデータがＢＰＳＫ方式にて変調されるので、上記ディジタルデータ“０”は、“＋１”に対応し、上記ディジタルデータ“１”は、“−１”に対応する。また、従来技術で説明したように、上記マスクが適用されなかった場合、制御器７００は、上記オールワンマスクを出力せず、マスク乗算器７１０の動作をそのままバイパス（bypass）してもよい。

一方、従来技術で説明したように、ＩＦＨＴ器を使用する軟判定復号装置は、直列構造又は並列構造を有する。上記直列構造とは、上記マスクＭ_ｉを順次に考慮する形態であり、上記並列構造とは、上記マスクＭ_ｉを一時的に考慮する形態である。

本発明では、説明の便宜上、上記直列構造を有する軟判定復号装置のみを説明するが、本発明は、上記並列構造を有する軟判定復号装置にも適用可能である。

シンボル配置器７２０は、制御器７００が提供するシンボル位置情報に従ってマスク乗算器７１０から出力された信号、すなわち、受信信号ｒを入力し、上記受信信号ｒを構成するシンボルの位置を再配置してＩＦＨＴ器７３０へ出力する。ここで、制御器７００のシンボル位置情報決定過程及び上記シンボル配置器７２０のシンボル再配置過程について、下記で詳細に説明する。

一方、主制御器は、上記ＩＦＨＴ大きさ情報を制御器７００だけでなくＩＦＨＴ器７３０にも伝送する。ＩＦＨＴ器７３０は、上記主制御器から伝送されたＩＦＨＴ大きさ情報に従って、ＩＦＨＴの入力及び該当ステージ（stage）を有するＩＦＨＴを構成し、シンボル配置器７２０から出力された信号に対してＩＦＨＴを遂行して、その結果を比較選択器７４０へ出力する。比較選択器７４０は、ＩＦＨＴ器７３０から出力されたすべてのＩＦＨＴ結果値を比較して最大相関値を有する符号語を選択して、上記選択された符号語を上記送信側から伝送された符号語として判断する。結果的に、比較選択器７４０から出力された符号語に該当する情報ビットを元の情報ビットとして復元する。

図８は、制御器７００のシンボル位置情報決定過程及びシンボル配置器７２０のシンボル再配置過程を概略的に示す。

図８を参照すると、まず、式３の生成行列で、第１の行乃至第４の行の上位４個の基底のみＩＦＨＴ入力のために使用されると仮定したので、ＩＦＨＴ器７３０の入力は、２^４個（=１６個）が必要である。ここで、ＩＦＨＴ器７３０の入力の数は、０から１５まで１６個であり、下記説明において、説明の便宜上、上記０に該当する入力を“０番目の入力”と称し、１５に該当する入力を“１５番目の入力”と称する。実質的に、上記“０番目の入力”がＩＦＨＴ器７３０の第１の入力であり、上記“１５番目の入力”がＩＦＨＴ器７３０の第１６の入力である。

そうすると、制御器７００が上記受信信号ｒ、すなわち、ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８ ｒ９ ｒ１０ ｒ１１をＩＦＨＴ器７３０の入力として考慮するために、上記受信信号ｒを構成する各シンボル、すなわち、ｒ１、ｒ２、ｒ３、ｒ４、ｒ５、ｒ６、ｒ７、ｒ８、ｒ９、ｒ１０、ｒ１１のシンボル位置情報を決定する過程を説明すると、下記の通りである。

制御器７００は、上記受信信号ｒの各シンボルを順次に、すなわち、ｒ１から順次にｒ１１までＩＦＨＴ器７３０の入力に対応するためのシンボル位置を決定する。一番目に、制御器７００は、上記生成行列の第１の列の上位４ビットのみを選択して、第１の行のエレメントをＬＳＢとして使用し、第４の行のエレメントをＭＳＢとして使用して二進シーケンス“００１１”を生成し、上記二進シーケンス“００１１”を十進数に変換する。上記二進シーケンス“００１１”を十進数に変換すると、“３”になるので、制御器７００は、２^４個（=１６個）、すなわち、０乃至１５までの入力大きさを有するＩＦＨＴ器７３０の第３の入力に上記受信信号ｒの第１のシンボルｒ１が配置することができるようにシンボル位置を決定する。

次に、制御器７００は、上記生成行列の第２の列の上位４ビットのみを選択して、第１の行のエレメントをＬＳＢとして使用し、第４の行のエレメントをＭＳＢとして使用して二進シーケンス“１０００”を生成し、上記二進シーケンス“１０００”を十進数に変換する。上記“１０００”を十進数に変換すると、“８”になるので、制御器７００は、ＩＦＨＴ器７３０の第８の入力に上記受信信号ｒの第２のシンボルｒ２が配置することができるようにシンボル位置を決定する。

そして、制御器７００は、上記生成行列の第３の列の上位４ビットのみを選択し、第１の行のエレメントをＬＳＢとして使用して、第４の行のエレメントをＭＳＢとして使用して二進シーケンス“０１１０”を生成し、上記二進シーケンス“０１１０”を十進数に変換する。上記二進シーケンス“０１１０”を十進数に変換すると、“６”になるので、制御器７００は、ＩＦＨＴ器７３０の第６の入力に上記受信信号ｒの第３のシンボルｒ３が配置することができるようにシンボル位置を決定する。このようにして、制御器７００は、上記受信信号ｒの第１のシンボルｒ１から第１１のシンボルｒ１１までＩＦＨＴ器７３０の第３の入力に配置することができるようにシンボル位置を決定する。

図８に示すように、制御器７００は、上記受信信号ｒの第１のシンボルｒ１は、ＩＦＨＴ器７３０の第３の入力に配置され、上記受信信号ｒの第２のシンボルｒ２は、ＩＦＨＴ器７３０の第８の入力に配置され、上記受信信号ｒの第３のシンボルｒ３は、ＩＦＨＴ器７３０の第６の入力に配置され、上記受信信号ｒの第４のシンボルｒ４は、ＩＦＨＴ器７３０の第１の入力に配置され、上記受信信号ｒの第５のシンボルｒ５は、ＩＦＨＴ器７３０の第１２の入力に配置され、上記受信信号ｒの第６のシンボルｒ６は、ＩＦＨＴ器７３０の第６の入力に配置され、上記受信信号ｒの第７のシンボルｒ７は、ＩＦＨＴ器７３０の第８の入力に配置され、上記受信信号ｒの第８のシンボルｒ１は、ＩＦＨＴ器７３０の第８の入力に配置され、上記受信信号ｒの第９のシンボルｒ９は、ＩＦＨＴ器７３０の第９の入力に配置され、上記受信信号ｒの第１０のシンボルｒ１０は、ＩＦＨＴ器７３０の第８の入力に配置され、上記受信信号ｒの第１１のシンボルｒ１１は、ＩＦＨＴ器７３０の第３の入力に配置されることができるようにシンボル位置を決定する。

特に、上記受信信号ｒの第１のシンボルｒ１及び第１１のシンボルｒ１１が同一の十進数値、すなわち、３を有するので、制御器７００は、上記第１のシンボルｒ１が第１１のシンボルｒ１１に加算され、ｒ１＋ｒ１１がＩＦＨＴ器７３０の第３の入力に配置することができるようにそのシンボル位置を決定する。そして、上記受信信号ｒの第３のシンボルｒ３及び第６のシンボルｒ６が同一の十進数値、すなわち、６を有するので、制御器７００は、上記第３のシンボルｒ３が第６のシンボルｒ６に加算され、ｒ３＋ｒ６がＩＦＨＴ器７３０の第６の入力に配置することができるようにそのシンボル位置を決定し、上記受信信号ｒの第２のシンボルｒ２、第７のシンボルｒ７、第８のシンボルｒ８、及び第１０のシンボルｒ１０は、同一の十進数値、すなわち、８を有するので、制御器７００は、上記第２のシンボルｒ２、第７のシンボルｒ７、第８のシンボルｒ８、及び第１０のシンボルｒ１０が加算され、ｒ２＋ｒ７＋ｒ８＋ｒ１０がＩＦＨＴ器７３０の第８の入力に配置することができるようにそのシンボル位置を決定する。

制御器７００は、上記決定されたシンボル位置に従って上記シンボル位置情報を生成し、上記生成されたシンボル位置情報をシンボル配置器７２０へ出力する。シンボル配置器７２０が制御器７００から出力されたシンボル位置情報に従って、受信信号ｒの各受信シンボルをＩＦＨＴ器７３０の入力に再配置する。

以下、制御器７００が上記シンボル位置情報を生成する過程について説明する。

まず、上記生成行列がｋ×ｎ行列であり、上記生成行列のｋの基底のうち、上位ｋ−ｍ個の基底をＩＦＨＴを遂行するためのＩＦＨＴ入力として使用し、上記上位ｋ−ｍ個の基底を除いた残りの下位ｍ個の基底をマスク基底として使用すると仮定する。

上記生成行列に従って生成された（ｎ，ｋ）ブロック符号は、チャンネル上で雑音成分及び干渉成分を有する受信信号ｒの形態で受信側に受信され、上記受信信号ｒは、ｒ= ｒ１ ｒ２ …ｒ（ｎ−１）ｒｎで表現される。制御器７００は、上記生成行列の第１の列から順次に第ｎの列までそれぞれの上位ｋ−ｍ行のｋ−ｍビットのみを選択して、第１の行のエレメントをＬＳＢとして使用し、第ｋ−ｍ行のエレメントをＭＳＢとして使用して二進シーケンス（binary sequence）を生成し、上記生成された二進シーケンスのそれぞれを十進数に変換する。そうすると、制御器７００は、入力大きさ２^ｋ−ｍを有するＩＦＨＴ器７３０の上記変換された十進数に該当する入力に上記受信信号ｒの第１のシンボルｒ１から順次に第ｎのシンボルｒｎを配置するようにシンボル位置を決定する。ここで、ＩＦＨＴ器７３０の入力の数は、０から（２^ｋ−ｍ−１）まで２^ｋ−ｍ個であり、上記０に該当する入力を“０番目の入力”、（２^ｋ−ｍ−１）に該当する入力を“（２^ｋ−ｍ−１）番目の入力”と称する。しかしながら、実質的には、上記“０番目の入力”がＩＦＨＴ器７３０の第１の入力になり、上記“（２^ｋ−ｍ−１）番目の入力”がＩＦＨＴ器７３０の２^ｋ−ｍ番目の入力になる。また、制御器７００は、上記生成行列のｉ番目の列及びｊ番目の列の十進数値がすべて“ａ”であれば、上記受信信号のｉ番目のシンボルｒ_ｉ及びｊ番目のシンボルｒ_ｊを加算したシンボルｒ_ｉ＋ｒ_ｊがＩＦＨＴ器７３０のａ番目の入力に配置されすることができるようにシンボル位置を決定する。

図９は、図７に示したシンボル配置器７２０の内部構成を示す図である。まず、シンボル配置器７２０は、制御器７００から出力されたシンボル位置情報に従ってマスク乗算器７１０から出力された信号の各シンボルを再配置してＩＦＨＴ器７３０の入力として提供する。シンボル配置器７２０は、スイッチ９０１、２^ｋ−ｍ個の加算器９１１、９２１、９３１、．．．、９４１、２^ｋ−ｍ個のメモリ９１３、９２３、９３３、．．．、９４３、及び２^ｋ−ｍ個のスイッチ９１５、９２５、９３５、．．．、９４５から構成される。ここで、上記２^ｋ−ｍ個のメモリ９１３、９２３、９３３、．．．、９４３のそれぞれは、“０”に初期化されている。 まず、入力信号、すなわち、マスク乗算器７１０の出力信号及びシンボル位置情報がシンボル配置器７２０に入力される。以下、説明の便宜上、マスク乗算器７１０がオールワンマスクを使用する場合については、例を通して説明される。しかしながら、上記オールワンマスクが適用された場合は、実際にマスクが適用されない場合と同一の結果が得られる。マスクＭ_ｉが適用される場合、マスク乗算器７１０でマスク値のみが受信信号ｒと乗じられる。従って、同一のシンボル再配置過程は、上記マスクＭ_ｉが適用されない場合と同一に遂行される。

上記オールワンマスクが受信信号ｒに適用された場合を仮定したので、マスク乗算器７１０から出力された信号は、受信信号ｒと同一である。上述したように、上記受信信号ｒは、ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８ ｒ９ ｒ１０ ｒ１１である。上記受信信号ｒがシンボル配置器７２０に入力される場合、スイッチ９０１は、制御器７００で提供したシンボル位置情報に従って上記受信信号ｒの受信シンボルのそれぞれを該当加算器に接続する。例えば、図８で説明したように、受信シンボルｒ４のシンボル位置情報が十進数で１であるので、スイッチ９０１は、上記ｒ４をメモリＭ_１９２３の前段に位置した加算器９２１に接続する。従って、スイッチ９０１は、上記受信シンボルのそれぞれを該当メモリの前段に位置した加算器のそれぞれに接続する。上記２^ｋ―ｍ個の加算器９１１、９２１、９３１、．．．、９４１のそれぞれは、スイッチ９０１によって接続された信号を２^ｋ―ｍ個のメモリ９１３、９２３、９３３、．．．、９４３のそれぞれからフィードバック（feedback）された信号に加算した後、上記２^ｋ―ｍ個のメモリ９１３、９２３、９３３、．．．、９４３のそれぞれへ出力する。ここで、上記信号が入力される度に、上記２^ｋ―ｍ個のメモリ９１３、９２３、９３３、．．．、９４３のそれぞれは、フィードバックループ（feedback loop）を通して入力される信号を既存に貯蔵されている信号に加算して新たに更新された（update）された信号を貯蔵する。従って、スイッチ９０１が上記２^ｋ―ｍ個のメモリ９１３、９２３、９３３、．．．、９４３のそれぞれの前段に位置した２^ｋ−ｍ個の加算器９１１、９２１、９３１、．．．、９４１のそれぞれに接続されないときは、新たに入力された信号が存在しないので、上記２^ｋ―ｍ個のメモリ９１３、９２３、９３３、．．．、９４３のそれぞれは、既存に貯蔵されている信号をそのまま保持する。

次に、上記受信信号ｒの各受信シンボルに対するシンボル再配置が終了された場合、シンボル配置器７２０は、メモリＭ_０９１３からメモリＭ_２ ^ｋ _−１９４３まで貯蔵されていた信号がＩＦＨＴ器７３０に順次に入力されるように、２^ｋ―ｍ個のスイッチ９１５、９２５、９３５、．．．、９４５のそれぞれのスイッチング 動作を制御する。すなわち、スイッチ９１５は、メモリＭ_０９１３に接続されたスイッチ９１５が、一番先にＩＦＨＴ器７３０に接続される。このようにして、最後に、メモリＭ_２ ^ｋ _−１９４３に接続されたスイッチ９４５がＩＦＨＴ器７３０に接続される。そうすると、ＩＦＨＴ器７３０は、メモリＭ_０９１３からメモリＭ_２ ^ｋ _−１９４３まで貯蔵されている信号を順次に入力してＩＦＨＴを遂行する。

一方、図９では、上記２^ｋ―ｍ個のメモリ９１３、９２３、９３３、．．．、９４３のそれぞれが２^ｋ―ｍ個のスイッチ９１５、９２５、９３５、．．．、９４５のそれぞれに接続された構造について説明した。２^ｋ−ｍ個のスイッチ９１５、９２５、９３５、．．．、９４５の代わりに、並列／直列変換器（Parallel-to-Serial converter）を使用することもできる。すなわち、上記並列／直列変換器は、上記２^ｋ−ｍ個のメモリ９１３、９２３、９３３、．．．、９４３のそれぞれから出力された２^ｋ−ｍ個の並列入力に対する直列変換を遂行し、これによって、メモリＭ_０９１３の出力信号が真っ先に位置するようにし、ＩＦＨＴ器７３０へ出力する。

また、ＩＦＨＴ器７３０は、最大２^ｋ−ｍ個の入力を有し、２^ｈ個の入力を使用して、ｈ（ｈ≦ｋ）に対するｈ個のステージ演算を遂行する。ここで、ＩＦＨＴ器７３０の入力の数は、あらかじめ決定されてもよく、状況に従って適応的に変化してもよい。ＩＦＨＴ器７３０は、演算量を考慮して入力の個数を決定する。すなわち、上述したように、ＩＦＨＴ器７３０は、（ｎ，ｋ）ブロック符号を復号する過程において、２^ｈｌｏｇ_２２^ｈの加算過程の演算量を必要とする。このような点を考慮すると、ＩＦＨＴ器７３０は、入力数が最小であるほど最小の演算量を有するので、最小の演算量を有する入力の数を可変的に決定する。ここで、ＩＦＨＴ器７３０が入力の数を決定する過程を説明すると、下記の通りである。

まず、ＩＦＨＴ器７３０の入力の個数２^ｈが決定されると、上記復号器で使用されるマスク関数の個数は、２^ｋ−ｈ個である。従って、復号器の総演算量が決定される。このとき、すべての‘ｈ’（０≦ｈ≦ｋ）に対して復号器の演算量を計算し、このうち、最小の演算量を有する‘ｈ’の値を決定し、これによって、ＩＦＨＴ器７３０の入力の個数を２^ｈとして決定する。まず、任意の変数‘ｈ’の値に従う復号器の総演算量を考慮すると、復号器の総演算量は、マスク関数が乗じられる部分及びＩＦＨＴを遂行する部分がほとんど大部分を占める。まず、ｎビットの長さを有する１つの入力信号と１つのマスクとの乗算に対する演算量を考慮すると、ｎ回の乗算及びｎ−１回の加算を必要とする。上記仮定に従うと、‘ｈ’の値に従って、２^ｋ−ｈ個のマスクが使用される。このとき、２^ｋ−ｈ個のマスクが入力信号と乗じられると、総演算量は、２^ｋ−ｈ×ｎの乗算過程と２^ｋ−ｈ×（ｎ−１）の加算過程である。また、１つのＩＦＨＴ器の演算量は、２^ｈｌｏｇ_２２^ｈ（ｈ・２^ｈ）個の加算を必要とし、全体の復号器でのＩＦＨＴ演算の回数は、マスクの個数だけ遂行されるので、全体の復号器でＩＦＨＴ演算のための演算量は、ｈ・２^ｋ（ ｈ・２^ｈ×２^ｋ−ｈ）になる。従って、上記変数‘ｈ’の値に従う復号器の総演算量は、２^ｋ−ｈ×ｎ回の乗算過程及び（ｎ−１）・２^ｋ−ｈ＋ｈ・２^ｋの加算過程である。

上記乗算過程及び加算過程の演算複雑度が同一であると仮定する場合、総演算量は、（２ｎ−１）・２^ｋ−ｈ＋ｈ・２^ｋ｛ｎ・２^ｋ−ｈ＋（ｎ−１）・２^ｋ−ｈ＋ｈ・２^ｋ｝である。従って、上記復号器のＩＦＨＴ器の入力の個数を決定するにあたって、ＩＦＨＴ器７３０は、可能なすべての‘ｈ’（０≦ｈ≦ｋ）に従うすべての演算量値を計算して一番小さい演算量を有する‘ｈ’を選択し、これに従うＩＦＨＴの入力の個数、すなわち、大きさを決定する。

本発明の第１の実施形態では、主制御器がＩＦＨＴ大きさ情報及び生成行列情報を提供する場合の軟判定復号を説明した。次に、本発明の第２の実施形態では、主制御器が生成行列情報のみを提供する場合の軟判定復号を説明する。

図１０は、本発明の第２の実施形態によるＩＦＨＴ器を使用する軟判定復号装置の内部構造を示すブロック図である。

図１０を参照すると、本発明の第２の実施形態による軟判定復号装置は、制御器１０００、マスク乗算器１０１０、シンボル配置器１０２０、ＩＦＨＴ器１０３０、及び比較選択器１０４０を含む。そして、本発明の第２の実施形態で送受信されるブロック符号に適用される生成行列は、式３の行列と一致すると仮定する。式３の生成行列は、６×１１行列であり、式３のような生成行列を適用する場合、（１１，６）ブロック符号が生成される。制御器１０００は、上記受信側の主制御器（図示せず）から上記生成行列に関連した生成行列情報を受信し、上記受信された生成行列情報を使用してマスクＭ_ｉ、シンボル位置情報、及びＩＦＨＴ大きさ情報を生成する。結果的に、本発明の第１の実施形態と第２の実施形態との差異点は、軟判定復号装置の制御器が遂行する動作にある。すなわち、本発明の第１の実施形態では、制御器７００が図７で説明したように、主制御器から生成行列情報とＩＦＨＴ大きさ情報を受信して、マスクＭ_ｉ及びシンボル位置情報を決定する。しかしながら、本発明の第２の実施形態では、制御器１０００が主制御器から生成行列情報のみを受信して、マスクＭ_ｉ、シンボル位置情報、及びＩＦＨＴ大きさ情報を生成する。

ここで、制御器１０００の動作を説明する。

制御器１０００は、上記主制御器から受信された生成行列情報を使用してＩＦＨＴ器１０３０の入力の個数を決定し、すなわち、ＩＦＨＴ器１０３０の入力として使用される基底の個数を決定する。ここで、制御器１０００がＩＦＨＴ器１０３０の入力の個数を決定する過程を説明すると、下記の通りである。

まず、ＩＦＨＴ器１０３０の入力の個数２^ｈが決定されると、上記復号器で使用されるマスク関数の個数は、２^ｋ−ｈ個である。従って、復号器の総演算量が決定される。このとき、すべての‘ｈ’（０≦ｈ≦ｋ）に対して復号器の演算量を計算し、このうち、最小の演算量を有する‘ｈ’の値を決定し、これによって、ＩＦＨＴ器１０３０の入力の個数を２^ｈとして決定する。まず、任意の変数‘ｈ’の値に従う復号器の総計算量を考慮すると、復号器の総演算量は、マスク関数が乗じられた部分及びＩＦＨＴを遂行する部分がほとんど大部分を占める。ここで、ｎビットの長さを有する１つの入力信号と１つのマスクとの乗算に対する演算量を考慮して、ｎ回の乗算と（ｎ−１）回の加算とを必要とする。上記のような仮定に従うと、‘ｈ’の値に従って２^ｋ−ｈ個のマスクが使用される。このとき、２^ｋ−ｈ個のマスクが上記入力信号と乗じられる場合、総演算量は、２^ｋ−ｈ×ｎの乗算過程及び２^ｋ−ｈ×（ｎ−１）の加算過程である。また、１つのＩＦＨＴ器の演算量は、２^ｈｌｏｇ_２２^ｈ（ｈ・２^ｈ）個の加算を必要とし、全体復号器でのＩＦＨＴ演算は、マスクの個数だけ遂行されるので、全体復号器でのＩＦＨＴ演算のための演算量は、ｈ・２^ｋ（ｈ・２^ｈ×２^ｋ−ｈ）である。従って、上記変数‘ｈ’の値に従う復号器の総演算量は、２^ｋ−ｈ×ｎ回の乗算過程及び（ｎ−１）・２^ｋ−ｈ＋ｈ・２^ｋ回の加算過程である。

上記乗算過程及び加算過程の演算複雑度が同一であると仮定する場合、総演算量は、（２ｎ−１）・２^ｋ−ｈ＋ｈ・２^ｋ｛ｎ・２^ｋ−ｈ＋（ｎ−１）・２^ｋ−ｈ＋ｈ・２^ｋ｝である。従って、上記復号器のＩＦＨＴ器の入力の個数を決定するにあたって、ＩＦＨＴ器１０３０は、可能なすべての‘ｈ’（０≦ｈ≦ｋ）の値に従うすべての演算量値を計算して、一番小さい演算量を有する‘ｈ’を選択して、これに従うＩＦＨＴの入力の個数、すなわち、大きさを決定する。

制御器１０００は、ＩＦＨＴを遂行する場合の演算量、システムの複雑度（complexity）、及びＩＦＨＴ遂行時間を考慮して、上記ＩＦＨＴの入力の個数を決定する。すなわち、制御器１００は、最小の演算量、最小のシステムの複雑度、及び最小のＩＦＨＴ遂行時間を有する個数を上記ＩＦＨＴの入力の個数として決定する。例えば、上記生成行列がｋ×ｎ行列である場合、上記ｋ×ｎ行列から（ｎ，ｋ）ブロック符号が生成される。上記ｋ×ｎ行列のｋ個の基底のうちのｌ個の基底をＩＦＨＴの入力として使用し、上記ｋ×ｎ行列のｋ個の基底のうちのｋ−ｌ個の基底をマスク基底として使用すると、上記ＩＦＨＴは、２^ｌ個の入力に対してｌ個のステージの演算を遂行し、総２^ｋ−ｌ個のマスク基底に対して上記軟判定復号が反復して遂行される。

図１０では、制御器１０００が式３の生成行列の６個の基底のうち、第１の行から第３の行までの上位３個の基底をＩＦＨＴを遂行するためのＩＦＨＴ入力として使用し、上記上位３個の基底を除いた残りの下位３個の基底、すなわち、第４の行〜第６の行の基底をマスク基底として使用すると仮定する。制御器１０００は、上記決定されたマスク基底に該当するマスクＭ_ｉをマスク乗算器１０１０へ出力し、上記決定されたＩＦＨＴの入力の個数に従って、受信信号ｒの受信シンボルのそれぞれのシンボル位置情報を決定し、これによって、上記シンボル位置情報をシンボル配置器１０２０へ出力する。また、制御器１０００は、上記ＩＦＨＴ大きさ情報をシンボル配置器１０２０及びＩＦＨＴ器１０３０へ出力する。

ここで、制御器１０００は、上記生成行列で下位３個の基底をマスク基底として使用すると仮定したため、上記生成行列の第４の行〜第６の行をそれぞれ第１のマスクｍ_１乃至第３のマスクｍ_３として定義する。従って、上記マスクとして使用されるマスク基底は、ｍ_１基底、ｍ_２基底、ｍ_１基底とｍ_２基底との排他的論理和（以下、

と称する）、ｍ_１基底とｍ_３基底との排他的論理和（以下、

と称する）、ｍ_２基底とｍ_３基底との排他的論理和（以下、

と称する）、及びｍ_１基底とｍ_２基底とｍ_３基底との排他的論理和（以下、

と称する）である。

また、上記本発明の第２の実施形態による軟判定復号装置は、直列構造を有するので、実際にマスクが適用されない場合のハードウェア動作をマスクが適用される場合と同一に考慮するために、オールワンマスクを追加に適用する。すなわち、制御器１０００は、マスク乗算器１０１０にオールワンマスクを出力し、これによって、実際にマスクが適用されない場合、上記マスクが適用された場合と同一のハードウェア構造を有しても、マスクが適用されない場合まで考慮することを可能にする。上記ｍ_１マスク基底、ｍ_２マスク基底、排他的論理和マスク基底

、排他的論理和マスク基底

、排他的論理和マスク基底

、及び排他的論理和マスク基底

のそれぞれは、ＢＰＳＫ方式にて変調されてマスクとして使用される。

従来技術で説明したように、ディジタルデータがＢＰＳＫ方式にて変調されるので、上記ディジタルデータ“０”は、“＋１”に対応し、上記ディジタルデータ“１”は、“−１”に対応する。また、従来技術で説明した通りに、制御器１０００は、上記マスクが適用されなかった場合、上記オールワンマスクを出力せず、マスク乗算器１０１０の動作をそのままバイパス（bypass）してよい。

一方、従来技術で説明したように、ＩＦＨＴ器を使用する軟判定復号装置は、直列構造又は並列構造を有するが、本発明では、説明の便宜上、上記直列構造を有する軟判定復号装置のみを説明するので、図１０の軟判定復号装置も直列構造を有する。そうすると、上記受信信号ｒが受信される場合、制御器１０００は、初期にオールワンマスクが適用されたものと仮定し、上記オールワンマスクをマスク乗算器１０１０へ出力する。マスク乗算器１０１０は、上記受信信号ｒを上記オールワンマスクに乗じた後、シンボル配置器１０２０へ出力する。シンボル配置器１０２０は、マスク乗算器１０１０から出力された信号、すなわち、受信信号ｒを入力し、制御器１０００で提供したシンボル位置情報に従って上記受信信号ｒを構成するシンボルの位置を再配置してＩＦＨＴ器１０３０へ出力する。

ＩＦＨＴ器１０３０は、制御器１０００から伝送されたＩＦＨＴ大きさ情報に従って、ＩＦＨＴの入力及び該当ステージを有するＩＦＨＴを構成し、シンボル配置器１０２０から出力された信号に対してＩＦＨＴを遂行し、その結果を比較選択器１０４０へ出力する。比較選択器１０４０は、ＩＦＨＴ器１０３０から出力されたすべてのＩＦＨＴ結果値を比較して、最大相関値を有する符号語を選択する。従って、上記選択された符号語を上記送信側から伝送された符号語として判断する。結果的に、比較選択器１０４０から出力された符号語に該当する情報ビットが元の情報ビットとして復元される。

図１１は、制御器１０００のシンボル位置情報決定過程及びシンボル配置器１０２０の受信シンボル再配置過程を概略的に示す。

図１１を参照すると、まず、制御器１０００は、式３の生成行列で第１の行乃至第３の行の上位３個の基底がＩＦＨＴ器の入力のために使用されると決定したので、ＩＦＨＴ器１０３０の入力は、２^３（=８個）を必要とする。ここで、ＩＦＨＴ器１０３０の入力の個数は０から７まで８個であり、下記説明において、説明の便宜上、上記０に該当する入力を“０番目の入力”と称し、上記７に該当する入力を“７番目の入力”と称する。しかしながら、実質的には、上記“０番目の入力”がＩＦＨＴ器１０３０の第１の入力であり、上記“７番目の入力”がＩＦＨＴ器１０３０の第８の入力である。そうすると、制御器１０００が上記受信信号ｒ、すなわち、ｒ１ ｒ２ ｒ３ ｒ４ ｒ５ ｒ６ ｒ７ ｒ８ ｒ９ ｒ１０ ｒ１１をＩＦＨＴ器１０３０の入力として考慮するために、上記受信信号ｒを構成する各シンボル、すなわち、ｒ１、ｒ２、ｒ３、ｒ４、ｒ５、ｒ６、ｒ７、ｒ８、ｒ９、ｒ１０、ｒ１１のそれぞれのシンボル位置情報を決定する過程を説明すると、下記の通りである。

制御器１０００は、上記受信信号ｒのシンボルのそれぞれを順次に、すなわち、ｒ１から順次にｒ１１までＩＦＨＴ器１０３０の入力に対応するシンボル位置を決定する。一番目に、制御器１０００は、上記生成行列の第１の列の上位３ビットのみを考慮して、第１の行のエレメントをＬＳＢとして使用し、第３の行のエレメントをＭＳＢとして使用して二進シーケンス“０１１”を生成し、上記二進シーケンス“０１１”を十進数に変換する。上記二進シーケンス “０１１”を十進数に変換すると、“３”になる。従って、制御器１０００は、２^３（=８個）、すなわち、入力大きさ８（すなわち、０から７まで）を有するＩＦＨＴ器１０３０の第３の入力に上記受信信号ｒの第１のシンボルｒ１が配置されるようにシンボル位置を決定する。

二番目に、制御器１０００は、上記生成行列の第２の列の上位３ビットのみを考慮して、第１の行のエレメントをＬＳＢとして使用し、第３の行のエレメントをＭＳＢとして使用して二進シーケンス“０００”を生成し、上記二進シーケンス“０００”を十進数に変換する。上記二進シーケンス“０００”を十進数に変換すると、“０”になるので、制御器１０００は、ＩＦＨＴ器１０３０の０番目の入力に上記受信信号ｒの第２のシンボルｒ２が配置されるようにシンボル位置を決定する。

三番目に、制御器１０００は、上記生成行列の第３の列の上位３ビットのみを考慮して、第１の行のエレメントをＬＳＢとして使用し、第３の行のエレメントをＭＳＢとして使用して二進シーケンス“１１０”を生成し、上記二進シーケンス“１１０”を十進数に変換する。上記二進シーケンス“１１０”を十進数に変換すると、“６”になるので、制御器１０００は、ＩＦＨＴ器１０３０の第６の入力に上記受信信号ｒの第３のシンボルｒ３が配置されるようにシンボル位置を決定する。

このように、制御器１０００は、上記受信信号ｒの第４のシンボルｒ４乃至第１１のシンボルｒ１１がＩＦＨＴ器１０３０のの該当入力に配置されることができるようにシンボル位置を決定する。すなわち、図１１に示すように、制御器１０００は、上記受信信号ｒの第１のシンボルｒ１がＩＦＨＴ器１０３０の第３の入力に配置され、第２のシンボルｒ２がＩＦＨＴ器１０３０の０番目の入力に配置され、第３のシンボルｒ３がＩＦＨＴ器１０３０の第６の入力に配置され、第４のシンボルｒ４がＩＦＨＴ器１０３０の第１の入力に配置され、第５のシンボルｒ５がＩＦＨＴ器１０３０の第４の入力に配置され、第６のシンボルｒ６がＩＦＨＴ器１０３０の第６の入力に配置され、第７のシンボルｒ７がＩＦＨＴ器１０３０の０番目の入力に配置され、第８のシンボルｒ１がＩＦＨＴ器１０３０の０番目の入力に配置され、第９のシンボルｒ９がＩＦＨＴ器１０３０の第１の入力に配置され、第１０のシンボルｒ１０がＩＦＨＴ器１０３０の０番目の入力に配置され、第１１のシンボルｒ１１がＩＦＨＴ器１０３０の第３の入力に配置されることができるようにシンボル位置を決定する。また、制御器１０００は、上記決定されたシンボル位置に従うシンボル位置情報を上記シンボル配置器１０２０へ出力する。

特に、上記受信信号ｒの第２のシンボルｒ２、第７のシンボルｒ７、第８のシンボルｒ８、及び第１０のシンボルｒ１０は、同一の十進数値、すなわち、０を有するので、制御器１０００は、第１のシンボルｒ２、第７のシンボルｒ７、第８のシンボルｒ８、及び第１０のシンボルｒ１０が加算され、ｒ２＋ｒ７＋ｒ８＋ｒ１０がＩＦＨＴ器１０３０の０番目の入力に配置されることができるようにシンボル位置を決定する。また、上記受信信号ｒの第４のシンボルｒ４及び第９のシンボルｒ９は、同一の十進数値、すなわち、１を有するので、制御器１０００は、第４のシンボルｒ４及び第９のシンボルｒ９が加算され、ｒ４＋ｒ９がＩＦＨＴ器１０３０の第１の入力に配置されることができるようにシンボル位置を決定し、上記受信信号ｒの第１のシンボルｒ１及び第１１のシンボルｒ１１は、同一の十進数値、すなわち、３を有するので、上記第１のシンボルｒ１及び第１１のシンボルｒ１１が加算され、ｒ１＋ｒ１１がＩＦＨＴ器１０３０の第３の入力に配置されることができるようにシンボル位置を決定し、上記受信信号ｒの第３の受信シンボルｒ３及び第６の受信シンボルｒ６は、同一の十進数値、すなわち、６を有するので、上記第３の受信シンボルｒ３及び第６の受信シンボルｒ６が加算され、ｒ３＋ｒ６がＩＦＨＴ器１０３０の第６の入力に配置されることができるようにシンボル位置を決定する。

また、本発明の第２の実施形態によるシンボル配置器１０２０は、図９に示したシンボル配置器７２０の構成と同一の構成を有するが、ＩＦＨＴ器１０３０の入力の個数が異なるので、ＩＦＨＴ器１０３０の前段に接続されたメモリの個数、上記メモリに接続された加算器の個数、及び上記メモリに接続されたスイッチの個数のみが異なるだけである。

以上、本発明を具体的な実施形態を参照して詳細に説明したが、本発明の範囲は前述の実施形態によって限定されるべきではなく、特許請求の範囲の記載及びこれと均等なものの範囲内で様々な変形が可能なことは、当該技術分野における通常の知識を持つ者には明らかである。

一般的な相関器を使用する軟判定復号装置の内部構造を示すブロック図である。 一般的なＩＦＨＴ器を使用する直列構造を有する軟判定復号装置の内部構造を示すブロック図である。 一般的なＩＦＨＴ器を使用する並列構造を有する軟判定復号装置の内部構造を示すブロック図である。 一般的なＩＦＨＴを遂行する過程を概略的に示す図である。 一般的なパンクチャーリングされたリードマラー符号をＩＦＨＴ器を使用して復号する軟判定復号装置の内部構造を示すブロック図である。 一般的な反復されたリードマラー符号をＩＦＨＴを使用して復号する軟判定復号装置の内部構造を示すブロック図である。 本発明の第１の実施形態によるＩＦＨＴ器を使用する軟判定復号装置の内部構造を示すブロック図である。 図７に示す制御器７００のシンボル位置情報決定過程及びシンボル配置器７２０のシンボル再配置過程を概略的に示す図である。 図７に示すシンボル配置器７２０の内部構造を示す図である。 本発明の第２の実施形態によるＩＦＨＴ器を使用する軟判定復号装置の内部構造を示すブロック図である。 図１０に示す制御器１０００のシンボル位置情報決定過程及びシンボル配置器１０２０のシンボル再配置過程を概略的に示す図である。

符号の説明

７００ 制御器（controller）
７１０ マスク乗算器（mask multiplier）
７２０ シンボル配置器（symbol arrange unit）
７３０ ＩＦＨＴ器
７４０ 比較選択器

Claims (36)

1. ブロック符号生成行列情報を使用して、ｎ個の受信シンボルを復号する装置であって、
   前記ブロック符号生成行列情報と前記ｎ個の受信シンボルを逆高速アダマール変換（ＩＦＨＴ）を遂行するためのＩＦＨＴ大きさ情報とを使用して、前記ｎ個の受信シンボルのそれぞれを再配置するためのシンボル位置情報を決定する制御器と、
   前記制御器が決定したシンボル位置情報に従って、前記ｎ個の受信シンボルのそれぞれを再配置するシンボル配置器と、
   前記シンボル配置器で再配置したシンボルを入力してＩＦＨＴを遂行するＩＦＨＴ器と、
   前記ＩＦＨＴを遂行した結果値のうち、最大相関値を有する前記ブロック符号の符号語を復号信号として出力する比較選択器と
   を含むことを特徴とする装置。
2. 前記ブロック符号生成行列情報は、前記ブロック符号を生成するためのｋ個の行とｎ個の列とを有するｋ×ｎ行例を示し、前記ＩＦＨＴ大きさ情報は、前記ｋ×ｎ行列で上位ｍ行の基底を前記ＩＦＨＴ器の入力として使用するように制御する情報であることを特徴とする請求項１記載の装置。
3. 前記制御器は、前記ｋ×ｎ行列の第１の列から順次に第ｎの列までそれぞれ第１の行から第ｍの行まで上位ｋ−ｍ個のエレメントのみを選択して、前記第１の行のエレメントを最下位ビットとして使用し、前記第ｍの行のエレメントを最上位ビットとして使用して二進シーケンスを生成し、前記生成された二進シーケンスのそれぞれの十進数値を計算し、前記受信シンボルのうち、第１の受信シンボルから順次に第ｎの受信シンボルまでそれぞれが前記第１の列の十進数値に該当する前記ＩＦＨＴ器の入力に対応し、順次に第ｎの列の十進数値に該当する前記ＩＦＨＴ器の入力に対応するように、前記シンボル位置情報を決定することを特徴とする請求項２記載の装置。
4. 前記装置は、前記ｎ個の受信シンボルを所定の制御に従って提供されるマスクと乗算して前記シンボル配置器に出力するマスク乗算器をさらに具備することを特徴とする請求項２記載の装置。
5. 前記制御器は、
   前記ｋ×ｎ行列で上位ｋ−ｍ行の基底を除いた下位ｍ行の基底をマスク基底として使用し、前記ブロック符号に適用された変調方式に従って前記マスク基底を変調して生成されたマスクを前記マスク乗算器へ提供することを特徴とする請求項４記載の装置。
6. 前記シンボル配置器は、
   前記受信シンボルを入力し、前記制御器によって提供されるシンボル位置情報に従って前記第１の受信シンボルから第ｎの受信シンボルまで該当Ｎ個の加算器にそれぞれスイッチングするスイッチと、
   前記ＩＦＨＴ器の第１の入力乃至第ｎの入力までのｎ個の入力にそれぞれ接続されたｎ個のメモリと、
   第１の端及び第２の端を有し、前記第１の端のそれぞれが前記スイッチのそれぞれに接続され、前記第２の端のそれぞれが前記ｎ個のメモリのそれぞれに接続される前記ｎ個の加算器とを具備することを特徴とする請求項３記載の装置。
7. 前記シンボル配置器は、
   第１の端及び第２の端を有し、前記第１の端が前記ｎ個のメモリのうちの１つに接続され、前記第２の端が前記ＩＦＨＴ器に接続されるｎ個のスイッチをさらに具備し、前記ｎ個の受信シンボルのそれぞれに対するシンボル再配置が完了されると、前記ｎ個のスイッチのうち、前記ＩＦＨＴ器の第１の入力に接続されたスイッチから順次に前記第ｎの入力に接続されたスイッチまで前記ＩＦＨＴ器に順次に接続されるように制御することを特徴とする請求項６記載の装置。
8. 前記シンボル配置器は、
   第１の端及び第２の端を有し、前記第１の端が前記ｎ個のメモリのそれぞれに接続され、前記第２の端が前記ＩＦＨＴ器に接続される並列／直列変換器をさらに具備し、前記並列／直列変換器が前記ｎ個の受信シンボルのそれぞれに対するシンボル再配置が完了されると、前記ｎ個のメモリのうち、前記ＩＦＨＴ器の第１の入力に接続されたメモリから順次に前記第ｎの入力に接続されたメモリまで、前記ｎ個のメモリのそれぞれに貯蔵されている信号に対する直列変換を遂行して、前記ＩＦＨＴ器に出力するように制御することを特徴とする請求項６記載の装置。
9. ブロック符号生成行列情報を使用してｎ個の受信シンボルを含むブロック符号を復号する装置であって、
   前記ブロック符号生成行列情報を使用して、前記ｎ個の受信シンボルを逆高速アダマール変換（ＩＦＨＴ）するためのＩＦＨＴ大きさ情報と前記ｎ個の受信シンボルのそれぞれを再配置するためのシンボル位置情報とを決定する制御器と、
   前記制御器が決定したシンボル位置情報に従って、前記ｎ個の受信シンボルのそれぞれを再配置するシンボル配置器と、
   前記シンボル配置器で再配置したシンボルを入力してＩＦＨＴを遂行するＩＦＨＴ器と、
   前記ＩＦＨＴを遂行した結果値のうち、最大相関値を有する前記ブロック符号の符号語を復号信号として出力する比較選択器とを具備することを特徴とする装置。
10. 前記ブロック符号生成行列情報は、前記ブロック符号を生成するためのｋ個の行及びｎ個の列を有するｋ×ｎ行列を示すことを特徴とする請求項９記載の装置。
11. 前記制御器は、
    前記ブロック符号生成行列情報を使用してＩＦＨＴを遂行する場合の演算量、システムの複雑度、及びＩＦＨＴ遂行時間を考慮して、前記ＩＦＨＴ大きさ情報を決定し、前記ＩＦＨＴ大きさ情報は、前記ｋ×ｎ行列で上位ｋ−ｍ行の基底をＩＦＨＴ器の入力として使用されるように制御する情報であることを特徴とする請求項９記載の装置。
12. 前記制御器は、
    前記ｋ×ｎ行列の第１の列から順次に第ｎの列までそれぞれの上位ｋ−ｍ個のエレメントのみを選択して、第１の行のエレメントを最下位ビットとして使用し、第ｍの行のエレメントを最上位ビットとして使用して二進シーケンスを生成し、前記生成された二進シーケンスのそれぞれの十進数値を計算し、前記受信シンボルのうち、前記第１の受信シンボルから順次に第ｎの受信シンボルまでそれぞれが前記第１の列の十進数値に該当する前記ＩＦＨＴ器の入力に対応し、順次に第ｎの列の十進数値に該当する前記ＩＦＨＴ器の入力に対応するように、前記シンボル位置情報を決定することを特徴とする請求項１１記載の装置。
13. 前記装置は、
    前記受信シンボルを所定の制御に従って提供されるマスクと乗算して、前記シンボル配置器へ出力するマスク乗算器をさらに具備することを特徴とする請求項１１記載の装置。
14. 前記制御器は、
    前記ｋ×ｎ行列で上位ｍ行の基底を除いた下位ｋ−ｍ行の基底をマスク基底として使用し、前記ブロック符号に適用された変調方式に従って前記マスク基底を変調して生成されたマスクを前記マスク乗算器へ提供することを特徴とする請求項１２記載の装置。
15. 前記シンボル配置器は、
    前記受信シンボルを入力し、前記制御器によって提供されるシンボル位置情報に従って前記第１の受信シンボルから第ｎの受信シンボルまで該当Ｎ個の加算器にそれぞれスイッチングするスイッチと、
    前記ＩＦＨＴ器の第１の入力乃至第ｎの入力までのｎ個の入力にそれぞれ接続されたｎ個のメモリと、
    第１の端及び第２の端を有し、前記第１の端のそれぞれが前記スイッチのそれぞれに接続され、前記第２の端のそれぞれが前記ｎ個のメモリのそれぞれに接続される前記ｎ個の加算器とを具備することを特徴とする請求項１２記載の装置。
16. 前記シンボル配置器は、
    第１の端及び第２の端を有し、前記第１の端が前記ｎ個のメモリのうちの１つに接続され、前記第２の端が前記ＩＦＨＴ器に接続されるｎ個のスイッチをさらに具備し、前記ｎ個の受信シンボルのそれぞれに対するシンボル再配置が完了されると、前記ｎ個のスイッチのうち、前記ＩＦＨＴ器の第１の入力に接続されたスイッチから順次に前記第ｎの入力に接続されたスイッチまで前記ＩＦＨＴ器に順次に接続されるように制御することを特徴とする請求項１５記載の装置。
17. 前記シンボル配置器は、
    第１の端及び第２の端を有し、前記第１の端が前記ｎ個のメモリのそれぞれに接続され、前記第２の端が前記ＩＦＨＴ器に接続される並列／直列変換器をさらに具備し、前記並列／直列変換器が前記ｎ個の受信シンボルのそれぞれに対するシンボル再配置が完了されると、前記ｎ個のメモリのうち、前記ＩＦＨＴ器の第１の入力に接続されたメモリから順次に前記第ｎの入力に接続されたメモリまで、前記ｎ個のメモリのそれぞれに貯蔵されている信号に対する直列変換を遂行して、前記ＩＦＨＴ器に出力するように制御することを特徴とする請求項１５記載の装置。
18. ブロック符号生成行列情報を使用してｎ個の受信シンボルを復号する方法であって、
    前記ブロック符号生成行列情報と前記ｎ個の受信シンボルを逆高速アダマール変換（ＩＦＨＴ）するためのＩＦＨＴ大きさ情報とを使用して、前記ｎ個の受信シンボルのそれぞれを再配置するためのシンボル位置情報を決定するステップａ）と、
    前記決定されたシンボル位置情報に従って、前記ｎ個の受信シンボルのそれぞれをＩＦＨＴ器の入力として再配置するステップｂ）と、
    前記再配置されたシンボルを入力してＩＦＨＴを遂行するステップｃ）と、
    前記ＩＦＨＴを遂行した結果値のうち、最大相関値を有する前記ブロック符号の符号語を復号信号として出力するステップｄ）と
    を有することを特徴とする方法。
19. 前記ブロック符号生成行列情報は、前記ブロック符号を生成するためのｋ個の行及びｎ個の列を有するｋ×ｎ行列を示し、前記ＩＦＨＴ大きさ情報は、前記ｋ×ｎ行列で上位ｋ−ｍ行の基底を前記ＩＦＨＴの入力として使用するように制御する情報であることを特徴とする請求項１８記載の方法。
20. 前記ステップａ）は、
    前記ｋ×ｎ行列の第１の列から順次に第ｎの列までのそれぞれのｎ個の列で第１の行から順次に第ｋ−ｍの行までの上位ｋ−ｍ個の行のうちのｍ個のエレメントのみを選択して、前記第１の行のエレメントを最下位ビットとして使用し、前記第ｋ−ｍの行のエレメントを最上位ビットとして使用して二進シーケンスを生成し、前記生成された二進シーケンスのそれぞれの十進数値を計算し、前記受信シンボルのうち、第１の受信シンボルから順次に第ｎの受信シンボルまでそれぞれが前記第１の列の十進数値に該当する前記ＩＦＨＴの入力に対応し、順次に第ｎの列の十進数値に該当する前記ＩＦＨＴの入力に対応するように、前記シンボル位置情報を決定することを特徴とする請求項１９記載の方法。
21. 前記受信シンボルを所定の制御に従って提供されるマスクと乗算して、前記シンボルを再配置するステップをさらに有することを特徴とする請求項１９記載の方法。
22. 前記マスクは、前記ｋ×ｎ行列で上位ｋ−ｍ行の基底を除いた下位ｍ行の基底を前記ブロック符号に適用された変調方式に従って変調することによって生成されることを特徴とする請求項２１記載の方法。
23. ブロック符号生成行列情報を使用してｎ個の受信シンボルを復号する方法であって、
    前記ブロック符号生成行列情報を使用して、前記ｎ個の受信シンボルを逆高速アダマール変換（ＩＦＨＴ）するためのＩＦＨＴ大きさ情報と前記ｎ個の受信シンボルのそれぞれを再配置するためのシンボル位置情報とを決定するステップａ）と、
    前記ｎ個の受信シンボルのそれぞれを前記決定されたシンボル位置情報に従ってＩＦＨＴ器の入力として再配置するステップｂ）と、
    前記再配置されたシンボルを入力してＩＦＨＴを遂行するステップｃ）と、
    前記ＩＦＨＴを遂行した結果値のうち、最大相関値を有するブロック符号の符号語を復号信号として出力するステップｄ）と
    を有することを特徴とする方法。
24. 前記ブロック符号生成行列情報は、前記ブロック符号を生成するためのｋ個の行及びｎ個の列を有するｋ×ｎ行列を示すことを特徴とする請求項２３記載の方法。
25. 前記ＩＦＨＴ大きさ情報は、前記ブロック符号生成行列情報を使用してＩＦＨＴを遂行する場合の演算量、システム複雑度、及びＩＦＨＴ遂行時間を考慮して決定され、前記ＩＦＨＴ大きさ情報は、前記ｋ×ｎ行列で上位ｋ−ｍ行の基底をＩＦＨＴ器の入力として使用するように制御する情報であることを特徴とする請求項２３記載の方法。
26. 前記ステップａ）は、
    前記ｋ×ｎ行列の第１の列から順次に第ｎの列までのそれぞれのｎ個の列で第１の行から順次に第ｋ−ｍの行までの上位ｋ−ｍ個の行のうちのｍ個のエレメントのみを選択して、前記第１の行のエレメントを最下位ビットとして使用し、前記第ｋ−ｍの行のエレメントを最上位ビットとして使用して二進シーケンスを生成し、前記生成された二進シーケンスのそれぞれの十進数値を計算し、前記受信シンボルのうち、第１の受信シンボルから順次に第ｎの受信シンボルまでそれぞれが前記第１の列の十進数値に該当する前記ＩＦＨＴの入力に対応し、順次に第ｎの列の十進数値に該当する前記ＩＦＨＴの入力に対応するように、前記シンボル位置情報を決定することを特徴とする請求項２５記載の方法。
27. 前記受信シンボルを所定の制御に従って提供されるマスクと乗算して、前記シンボルを再配置するステップをさらに有することを特徴とする請求項２５記載の方法。
28. 前記マスクは、前記ｋ×ｎ行列で上位ｋ−ｍ行の基底を除いた下位ｍ行の基底を前記ブロック符号に適用された変調方式に従って変調することによって生成されることを特徴とする請求項２７記載の方法。
29. ｋ個の行及びｎ個の列を有するブロック符号生成行列情報を使用して、ｎ個の受信シンボルを復号する装置であって、
    前記ｎ個の受信シンボルを入力し、前記ブロック符号生成行列でｎ個の列に対してシンボル位置を計算する制御器と、
    前記ｎ個の受信シンボルを前記計算されたシンボル位置で累積して再配置する加算器を含むシンボル配置器と
    を具備することを特徴とする装置。
30. 前記装置は、
    前記シンボル配置器で累積されたシンボルを入力して逆高速アダマール変換（ＩＦＨＴ）を遂行するＩＦＨＴ器と、
    前記ＩＦＨＴを遂行した結果値のうち、最大相関値を有するｎ個のビットを情報ビットとして復号する比較選択器とをさらに具備することを特徴とする請求項２９記載の装置。
31. 前記装置は、
    前記ｎ個の受信シンボルを所定の制御に従って提供されるマスクと乗算して前記シンボル配置器へ出力するマスク乗算器をさらに具備することを特徴とする請求項３０記載の装置。
32. 前記制御器は、
    ブロック符号生成行列で上位ｋ−ｍ行の基底を除いた下位ｍ行の基底をマスク基底として使用し、前記マスク基底を前記ブロック符号に適用された変調方式に従って変調することによって生成されたマスクを前記マスク乗算器へ提供することを特徴とする請求項３１記載の装置。
33. ｋ個の行及びｎ個の列を有するブロック符号生成行列情報を使用してｎ個の受信シンボルを復号する方法であって、
    前記ブロック符号生成行列でｎ個の列に対してシンボル位置を演算するステップと、
    前記ｎ個の受信シンボルを前記計算されたシンボル位置で累積して再配置するステップと
    を含むことを特徴とする方法。
34. 前記累積されたシンボルを入力して逆高速アダマール変換（ＩＦＨＴ）を遂行するステップと、
    前記ＩＦＨＴを遂行した結果値のうち、最大相関値を有するｎ個のビットを情報ビットとして復号するステップとをさらに含むことを特徴とする請求項３３記載の方法。
35. 前記ｎ個の受信シンボルを所定の制御に従って提供されるマスクと乗算し、前記シンボルを前記計算されたシンボル位置に再配置するステップをさらに含むことを特徴とする請求項３４記載の方法。
36. 前記マスクは、
    前記ブロック符号生成行列で上位ｋ−ｍ行の基底を除いた下位ｍ行の基底を前記ブロック符号に適用された変調方式に従って変調することによって生成されることを特徴とする請求項３５記載の方法。

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