JP2003273750A - 符号誤り検出訂正装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＢＣＨ符号を用いた符号誤り検出訂正装置に
関し、シンドローム演算部においてリアルタイム処理の
必要ない回路をタイムシェアリングして共用し、回路規
模を削減する。 【解決手段】 受信信号Ｙ１（ｘ），Ｙ２（ｘ）を入力
して奇数項シンドロームを算出する奇数項シンドローム
算出部（１１），（１２）は、処理する受信信号の個数
分備えるが、該奇数項シンドローム算出部で算出した奇
数項シンドロームを入力して偶数項シンドロームを算出
する偶数項シンドローム算出部（１３）を各系統の受信
信号に対してタイムシェアリングして共用化する。ま
た、偶数項シンドローム算出部は、各奇数項シンドロー
ムを２のべき乗演算する演算回路をタイムシェアリング
して共用化し、更に、奇数項シンドローム算出部におい
て、受信信号を生成多項式の最小多項式で除算した除算
結果を基底変換する変換部等をタイムシェアリングして
共用化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報伝送や情報記
憶を行う装置において、符号情報中に発生したビット誤
りを検出し、誤りを訂正する符号誤り検出訂正装置に関
する。ディジタルデータを伝送又は記憶する際の信頼性
向上のために、誤り訂正能力を有する検査符号を付加し
て送信又は記録し、受信又は再生の過程でこの検査符号
に従って誤り位置を検出して訂正する手法が用いられて
いる。誤り訂正符号としては、システムに応じて様々な
ものが採用される。本発明は、ＢＣＨ符号（Bose-Chaud
huri-Hocquenghem code ）を用いた符号誤り検出訂正装
置に関し、特にその誤り訂正方式におけるシンドローム
演算法に関する。尚、本誤り検出訂正装置は、ＷＤＭ
（Wavelength Division Multiplexing）用伝送装置内の
誤り訂正処理部等を始めとし、種々の伝送装置に適用す
ることができる。

【０００２】

【従来の技術】ＢＣＨ符号は、ガロア体ＧＦ（２）の拡
大体ＧＦ（２^m ）において、αをＧＦ（２^m ）上の原始
元としたとき、生成多項式Ｇ（ｘ）として、 Ｇ（ｘ）＝ＬＣＭ［Ｍ₁ （ｘ），Ｍ₃ （ｘ），…，Ｍ
_2t-1（ｘ）］ により生成される符号である。ここで、Ｍ_2t-1（ｘ）
は、α^2t-1を根とする最小次数の多項式、ＬＣＭ［ ］
は、最小公倍多項式である。

【０００３】復号器におけるシンドローム演算は、求め
るシンドローム全体を奇数項と偶数項とに分けることが
できる。受信信号を受信多項式Ｙ（ｘ）とすると、Ｙ
（ｘ）を（ｘ−αⁱ ）で除算して奇数項シンドロームを
求める方法、或いはＹ（ｘ）をＭ_i （ｘ）で除算し、そ
の結果を基底変換して奇数項シンドロームを算出する等
の方法がある。

【０００４】ここで、ガロア体ＧＦ（２）上の任意の多
項式Ｆ（ｘ）に対して、（Ｆ（ｘ））² ＝Ｆ（ｘ² ）が
成り立つことから、偶数項シンドロームの算出は、Ｓ２
＝（Ｓ１）² ，Ｓ４＝（Ｓ１）⁴ ，Ｓ６＝（Ｓ３）² ，
Ｓ８＝（Ｓ１）⁸ ，Ｓ１０＝（Ｓ５）² ，Ｓ１２＝（Ｓ
３）⁴ ，Ｓ１４＝（Ｓ７）² ，…ように、奇数項シンド
ロームを偶数乗して求めることができる。

【０００５】この方式では、ｔ重誤り訂正回路におい
て、ｔ個の２乗回路、以下概算で、ｔ／２個の４乗回
路、ｔ／４個の８乗回路、…を構成する。このように、
求める偶数項シンドロームの数だけ演算回路を備えるこ
とになるため、多チャネルインターリーブを実施する誤
り検出訂正装置など、誤り検出訂正ブロックを複数有す
る装置では、全チャネルに亙って基底変換部と偶数項シ
ンドローム算出部を備えていた。

【０００６】

【発明が解決しようとする課題】ところが、誤り検出訂
正数を増やすために生成多項式の次数を高くすると、求
めるシンドロームの個数が多くなり、また、扱うガロア
拡大体のビットレンジも増加し、奇数項シンドローム算
出部、偶数項シンドローム算出部の回路規模が増大する
という問題がある。また、多チャネルインターリーブを
実施する場合、回路規模の増加が全チャネルに及ぶため
更に大規模化する。

【０００７】従って、データの信頼性向上のために、よ
り高い訂正能力を持つ高次符号を適用した場合や、多チ
ャネルインターリーブを実施した場合に、誤り検出訂正
装置の回路規模が大きくなり、ハードウェア化が困難と
なるといった問題を生じていた。本発明は、上記問題を
解決するために、シンドローム演算部のリアルタイム処
理の必要ない回路をタイムシェアリングして共用するこ
とにより、回路規模を削減することを目的とする。

【０００８】

【課題を解決するための手段】本発明の符号誤り検出訂
正装置は、（１）並列入力される複数系統の受信信号の
それぞれについて奇数項シンドローム、偶数項シンドロ
ームの算出を行うことにより、ＢＣＨ符号化された信号
についての誤り検出・訂正を行う誤り検出訂正装置にお
いて、奇数項シンドロームの算出処理を行う、奇数項シ
ンドローム算出部を複数系統分備え、奇数項シンドロー
ムに基づいて乗算処理を行い、偶数項シンドロームを算
出する偶数項シンドローム算出部を備え、前記複数系統
分の各奇数項シンドローム算出部間で、算出した奇数項
シンドロームの前記偶数項シンドローム算出部への入力
タイミングを異ならせ、該偶数項シンドローム算出部を
複数系統で時分割的に共用したものである。

【０００９】また、（２）受信信号について奇数項シン
ドローム、偶数項シンドロームの算出を行うことによ
り、ＢＣＨ符号化された信号についての誤り検出・訂正
を行う誤り検出訂正装置において、奇数項シンドローム
の算出処理を行う、奇数項シンドローム算出部と、奇数
項シンドロームに基づいて乗算処理を行い、偶数項シン
ドロームを算出する偶数項シンドローム算出部とを有
し、該偶数項シンドローム算出部は、セレクタと乗算回
路とを備え、該セレクタは、入力された奇数項シンドロ
ーム又は乗算回路で乗算処理された後の信号を選択的に
該乗算回路に入力することにより、前記偶数項シンドロ
ームを算出するものである。

【００１０】また、（３）上記（２）の誤り検出訂正装
置において、前記セレクタと前記乗算回路は、前記奇数
項シンドロームの各要素対応に設けられたセレクタと乗
算回路の組みが奇数項シンドロームの要素の総数分集ま
って構成されたものである。

【００１１】また、（４）並列入力される複数系統の受
信信号のそれぞれについて奇数項シンドローム、偶数項
シンドロームの算出を行うことにより、ＢＣＨ符号化さ
れた信号についての誤り検出・訂正を行う誤り検出訂正
装置において、奇数項シンドロームの算出処理を行う奇
数項シンドローム算出部と、奇数項シンドロームに基づ
いて乗算処理を行い、偶数項シンドロームを算出する偶
数項シンドローム算出部を備え、該奇数項シンドローム
算出部は、入力される受信信号に対して該信号の生成多
項式の各最小多項式毎に除算を行う最小多項式除算部
と、各最小多項式除算結果から奇数項シンドロームを算
出する基底変換部とを有し、該基底変換部及び前記偶数
項シンドローム算出部を各系統の受信信号で時分割的に
共用化した構成を有するものである。

【００１２】また、（５）受信信号について奇数項シン
ドローム、偶数項シンドロームの算出を行うことによ
り、ＢＣＨ符号化された信号についての誤り検出・訂正
を行う誤り検出訂正装置において、奇数項シンドローム
の算出処理を行う、奇数項シンドローム算出部と、奇数
項シンドロームに基づいて乗算処理を行い、偶数項シン
ドロームを算出する偶数項シンドローム算出部とを有
し、該奇数項シンドローム算出部は、入力される受信信
号に対して該信号の生成多項式の各最小多項式毎に除算
を行う最小多項式除算部と、各最小多項式除算結果から
奇数項シンドロームを出力する基底変換部とを備え、該
最小多項式除算部は、ｎビット並列の受信信号に対し、
１ビット毎に生成多項式の各最小多項式の除算を行うリ
ニア・フィードバック・シフトレジスタと、各最小多項
式除算結果をｎ乗演算するｎ乗演算部と、各ｎ乗演算結
果に各最小多項式の根αⁱ を乗算する乗算部とを備え、
該ｎ乗演算部又はαⁱ を乗算する乗算部を複数の最小多
項式除算結果に対して時分割的に共用化した構成を有す
るものである。

【００１３】

【発明の実施の形態】図１は本発明の第１の実施形態を
示し、第１チャネルｃｈ１及び第２チャネルｃｈ２の２
系統の受信信号Ｙ１（ｘ），Ｙ２（ｘ）に対して、ｔ重
誤り訂正処理するＢＣＨ誤り訂正装置のシンドローム演
算部の構成例を示しているが、受信信号は２系統に限ら
ず、それ以上有する場合でも同様に実施可能である。

【００１４】シンドローム演算部（１０）は、２系統の
受信信号Ｙ１（ｘ），Ｙ２（ｘ）をそれぞれの系統対応
の奇数項シンドローム算出部（１１），（１２）に入力
し、各奇数項シンドローム算出部（１１），（１２）
は、それぞれ受信信号Ｙ１（ｘ），Ｙ２（ｘ）に対して
奇数項シンドロームＳ１，Ｓ３，Ｓ５，…，Ｓ（２ｔ−
１）を算出して出力する。各Ｓ１，Ｓ３，Ｓ５，…のそ
れぞれを奇数項シンドロームの要素と称す。

【００１５】すなわち、処理する受信信号の個数分、奇
数項シンドローム算出部（１１），（１２）を設け、各
奇数項シンドローム算出部（１１），（１２）で算出し
た各受信信号の奇数項シンドロームを、共通の偶数項シ
ンドローム算出部（１３）に入力する。偶数項シンドロ
ーム算出部（１３）は、各系統の受信信号に対してタイ
ムシェアリングにより、各系統の受信信号の偶数項シン
ドロームＳ２，Ｓ４，Ｓ６，…，Ｓ（２ｔ）を算出す
る。

【００１６】偶数項シンドロームは奇数項シンドローム
から算出されるため、奇数項シンドロームと違って、受
信信号の入力に合わせてリアルタイムで処理する必要が
なく、偶数項シンドローム算出部（１３）の処理を、複
数の系統の受信信号に対してタイムシェアリングして共
用化することにより、回路規模を削減することができ
る。

【００１７】図２は本発明の第２の実施形態を示し、１
系統の受信信号に対してｔ重誤り訂正処理するＢＣＨ誤
り訂正装置又は図１の複数系統のＢＣＨ誤り訂正装置に
おけるシンドローム演算部を示す。この実施形態のシン
ドローム演算部（２０）は、受信信号を入力し、奇数項
シンドロームを算出する奇数項シンドローム算出部（２
１）と、該奇数項シンドローム算出部（２１）で算出し
た奇数項シンドロームを入力し、偶数項シンドロームを
算出する偶数項シンドローム算出部（２２）とを備え
る。

【００１８】偶数項シンドロームの算出において、第１
項シンドロームＳ１を２乗，４乗，８乗，…，２ⁿ 乗し
て算出される偶数項シンドロームの集合｛Ｓ２，Ｓ４，
Ｓ８，Ｓ１６，Ｓ３２，Ｓ６４，…｝をＳ１系列とし、
第３項シンドロームＳ３を２ ⁿ 乗して算出される偶数項
シンドロームの集合｛Ｓ６，Ｓ１２，Ｓ２４，Ｓ４８，
…｝をＳ３系列とし、第ｊ項シンドロームＳｊを２ⁿ 乗
して算出される偶数項シンドロームの集合｛Ｓ２ｊ，Ｓ
４ｊ，Ｓ８ｊ，…｝をＳｊ系列とすると、Ｓ１系列シン
ドロームは、第１項シンドロームＳ１の２乗結果を繰り
返し２乗演算することにより算出される。また、Ｓ３系
列シンドロームは、第３項シンドロームＳ３の２乗結果
を繰り返し２乗演算することにより算出され、Ｓｊ系列
シンドロームは、第ｊ項シンドロームＳｊの２乗結果を
繰り返し２乗演算することにより算出される。

【００１９】そこで、偶数項シンドロームの算出部（２
２）において、２乗演算を行う２乗演算回路（２３−
１），（２４−１），…，（２５−１）を、Ｓ１系列、
Ｓ３系列、…Ｓｔ系列の各算出回路（２３），（２
４），…，（２５）にそれぞれ１つ備え、奇数項シンド
ローム演算部（２１）から入力される奇数項シンドロー
ム又はその２乗演算結果の何れかをセレクタ部（ＳＥ
Ｌ）で選択して２乗演算回路（２３−１），（２４−
１），…，（２５−１）に入力する。

【００２０】セレクタ部（ＳＥＬ）は、奇数項シンドロ
ームを一度選択して２乗演算回路（２３−１），（２４
−１），…，（２５−１）に入力すると、以降はその２
乗演算結果を保持するフリップフロップ回路（ＦＦ）の
出力を選択して２乗演算回路（２３−１），（２４−
１），…，（２５−１）に入力する。

【００２１】従って、Ｓ１系列の算出回路（２３）につ
いて言うと、２乗演算回路（２３−１）から順次、Ｓ
２，Ｓ４，Ｓ８，Ｓ１６，Ｓ３２，Ｓ６４の偶数項シン
ドロームが出力され、それらを保持するフリップフロッ
プ回路（ＦＦ）等のレジスタを備えることにより、２乗
演算回路（２３−１），（２４−１），…，（２５−
１）を、同系列内の各偶数項シンドロームの演算にタイ
ムシェアリングして共用し、回路規模を削減することが
可能となる。

【００２２】図３は本発明の第３の実施形態を示し、１
系統の受信信号に対してｔ重誤り訂正処理するＢＣＨ誤
り訂正装置又は図１の複数系統のＢＣＨ誤り訂正装置に
おけるシンドローム演算部を示す。この実施形態のシン
ドローム演算部（３０）は、前述の図２に示した実施形
態の２乗演算回路を、２以上の系列の偶数項シンドロー
ム算出回路でタイムシェアリングして共用化したもので
ある。

【００２３】図３に示す構成例では、Ｓ３系列とＳ５系
列の偶数項シンドロームの算出に、１つの２乗演算回路
（３４−１）を共通に設け、タイムシェアリングして共
用する構成例を示している。すなわち、Ｓ３系列，Ｓ５
系列算出回路（３４）において、２乗演算回路（３４−
１）への入力を、Ｓ３系列とＳ５系列とから選択する選
択部（３４−２）を備え、該選択部（３４−２）により
Ｓ３系列とＳ５系列との算出を切り分けることにより、
２乗演算回路（３４−１）をタイムシェアリングして共
用し、回路規模を更に削減している。

【００２４】Ｓ３系列の偶数項シンドロームＳ６，Ｓ１
２，Ｓ２４，Ｓ４８を記憶保持するフリップフロップ回
路（ＦＦ）等のレジスタと、Ｓ５系列の偶数項シンドロ
ームＳ１０，Ｓ２０，Ｓ４０を記憶保持するフリップフ
ロップ回路（ＦＦ）等のレジスタは、別々に備えられ
る。タイムシェアリングによる２乗演算回路（３４−
１）の演算結果の各レジスタへの書き込み制御は、各フ
リップフロップ回路（ＦＦ）等のレジスタのエネーブル
端子ＥＮへの制御信号（ＬＯＯＰ４），（ＬＯＯＰ３）
の印加により行うことができる。

【００２５】なお、２乗演算回路（３４−１）の共用化
に際して、偶数項シンドロームの系列が短いもの同士を
組み合わせて共用化することにより、他の系列の２乗演
算回路で行われる２乗演算処理時間を均一化し、全体の
２乗演算処理時間を短縮化することができる。

【００２６】図４は本発明の第４の実施形態を示し、１
系統の受信信号に対してｔ重誤り訂正処理するＢＣＨ誤
り訂正装置又は図１の複数系統のＢＣＨ誤り訂正装置に
おけるシンドローム演算部を示す。この実施形態のシン
ドローム演算部（４０）は、前述の図２に示した実施形
態の１つの２乗演算回路を、全ての系列の偶数項シンド
ローム算出回路でタイムシェアリングして共用するよう
にしたものである。

【００２７】図４に示すように、Ｓ１系列，Ｓ３系列，
…，Ｓｔ系列の各系列の偶数項シンドロームを算出する
２乗演算を、１つの２乗演算回路（４２−１）で行い、
この１つの２乗演算回路（４２−１）への入力を選択部
（４２−２）により、各系列対応に切り分けることによ
り、２乗演算回路（４２−１）をタイムシェアリングで
共用し、回路規模を削減することができる。

【００２８】各系列の偶数項シンドロームを記憶保持す
るフリップフロップ回路（ＦＦ）等のレジスタは、それ
ぞれ各系列毎に別々に備える。タイムシェアリングによ
る２乗演算回路（４２−１）の演算結果の各レジスタへ
の書き込み制御は、図３の実施形態と同様に、各フリッ
プフロップ回路（ＦＦ）等のレジスタのエネーブル端子
ＥＮへの制御信号（ＬＯＯＰ６），（ＬＯＯＰ４），
…，（ＬＯＯＰ１）の印加により行うことができる。

【００２９】図５は本発明の第５の実施形態を示し、１
系統の受信信号に対してｔ重誤り訂正処理するＢＣＨ誤
り訂正装置又は図１の複数系統のＢＣＨ誤り訂正装置に
おけるシンドローム演算部を示す。この実施形態のシン
ドローム演算部（５０）は、受信信号を入力し、奇数項
シンドロームを算出する奇数項シンドローム算出部（５
１）と、該奇数項シンドローム算出部（５１）で算出し
た奇数項シンドロームを入力し、偶数項シンドロームを
算出する偶数項シンドローム算出部（５２）とを備え
る。

【００３０】偶数項シンドローム算出部（５２）は、前
述のＳ１系列，Ｓ３系列，…Ｓｊ系列の各系列の算出回
路（５３），（５４），…において、入力されるシンド
ロームとその２ⁱ 乗演算結果の一方を選択するセレクタ
部（ＳＥＬ）をｉ個（ｉ＝２，３，４，…）と、入力デ
ータに対して２ⁱ 乗演算を行う２ⁱ 乗演算回路をｉ個
と、入力されるシンドロームを２^i-1 乗，２^i-2 乗，２
^i-3 乗，…，２乗するべき乗回路をｉ−１個と、乗算結
果を算出シンドロームの個数分保持するフリップフロッ
プ回路（ＦＦ）等のレジスタ部とを備え、２ⁱ 乗演算回
路を同系列内の偶数項シンドロームの算出にタイムシェ
アリングにより共用する。

【００３１】図５に示す構成例では、Ｓ１系列算出回路
（５３）において、入力されるシンドロームとその４乗
演算結果の一方を選択する２個のセレクタ部（５３−
１），（５３−２）と、入力データに対して４乗演算を
行う２個の４乗演算回路（５３−３），（５３−４）
と、入力される奇数項シンドロームを２乗する１個の２
乗回路（５３−５）と、それらの乗算結果（Ｓ４，Ｓ１
６，Ｓ６４，Ｓ２，Ｓ８，Ｓ３２，）を算出シンドロー
ム数分保持するフリップフロップ回路（ＦＦ）等のレジ
スタ部とを備え、４乗演算回路（５３−３），（５３−
４）をタイムシェアリングにより共用する。Ｓ３系列算
出回路（５４）においても同様に、シンドロームＳ１２
とシンドロームＳ４８の算出に４乗演算回路（５４−
１）をタイムシェアリングにより共用する。

【００３２】図６は本発明の第６の実施形態を示し、１
系統の受信信号に対してｔ重誤り訂正処理するＢＣＨ誤
り訂正装置又は図１の複数系統のＢＣＨ誤り訂正装置に
おけるシンドローム演算部を示す。この実施形態のシン
ドローム演算部（６０）は、受信信号を入力し、奇数項
シンドロームＳ１〜Ｓｔの算出と偶数項シンドロームの
初期値Ｓ１² 〜Ｓｔ² の算出とを行う奇数項シンドロー
ム算出部（６１）と、後続の偶数項シンドロームを算出
する偶数項シンドローム算出部（６２）とを備え、偶数
項シンドローム算出部（６２）は、２ⁱ 乗演算回路（ｉ
は２以上の整数）を同系列内の偶数項シンドローム算出
にタイムシェアリングにより共用する。

【００３３】入力シンドロームを２ⁱ 乗，（２ⁱ ）
² 乗，（２ⁱ ）³ 乗，…，（２ⁱ ）ⁿ 乗（ｉ＝２，３，
４，…）して算出される集合を一つの系列とすると、偶
数項シンドローム算出部（６２）は、各系列対応に、入
力シンドローム又は２ⁱ 乗演算結果の一方を選択するセ
レクタ部（ＳＥＬ）と、入力データを２ⁱ 乗演算する２
ⁱ乗演算回路と、２ⁱ 乗演算結果を算出シンドロームの
個数分保持するフリップフロップ回路（ＦＦ）等のレジ
スタ部とを有する同系列偶数項シンドロームの算出回路
（６３），（６４），…を備える。各系列の算出回路
（６３），（６４），…において、２ⁱ 乗演算回路を同
系列内の偶数項シンドローム算出にタイムシェアリング
により共用する。

【００３４】図６に示す構成例では、偶数項シンドロー
ム算出部（６２）のＳ１系列算出回路（６３）におい
て、奇数項シンドロームＳ１の４乗演算を順次行うこと
により、偶数項シンドロームＳ４，Ｓ１６，Ｓ６４を得
る。また、Ｓ２系列算出回路（６４）において、シンド
ロームＳ２の４乗演算を順次行うことにより、偶数項シ
ンドロームＳ８，Ｓ３２を得る。また、Ｓ３系列算出回
路（６５）において、シンドロームＳ３の４乗演算を順
次行うことにより、偶数項シンドロームＳ１２，Ｓ４８
を得る。また、Ｓ６系列算出回路（６６）において、シ
ンドロームＳ６の４乗演算を行うことにより偶数項シン
ドロームＳ２４を得る。

【００３５】図７は本発明の第７の実施形態を示し、１
系統の受信信号に対してｔ重誤り訂正処理するＢＣＨ誤
り訂正装置又は図１の複数系統のＢＣＨ誤り訂正装置に
おけるシンドローム演算部を示す。この実施形態のシン
ドローム演算部（７０）は、受信信号を入力し、奇数項
シンドロームを算出する奇数項シンドローム算出部（７
１）と、該奇数項シンドローム算出部（７１）で算出し
た奇数項シンドロームを入力し、偶数項シンドロームを
算出する偶数項シンドローム算出部（７２）とを備え
る。

【００３６】偶数項シンドローム算出部（７２）は、シ
ンドロームＳ１を２乗，４乗，８乗，…，２ⁿ 乗して算
出される偶数項シンドロームの集合｛Ｓ２，Ｓ４，Ｓ
８，Ｓ１６，Ｓ３２，Ｓ６４，…｝をＳ１系列とし、シ
ンドロームＳ３を２ⁿ 乗して算出される偶数項シンドロ
ームの集合｛Ｓ６，Ｓ１２，Ｓ２４，Ｓ４８，…｝をＳ
３系列とし、シンドロームＳｊを２ⁿ 乗して算出される
偶数項シンドロームの集合｛Ｓ２ｊ，Ｓ４ｊ，Ｓ８ｊ，
…｝をＳｊ系列とすると、各系列を更にｍ分割したもの
を同系列と見なして、図５，図６に示した実施形態と同
様の手段で同系列の偶数項シンドロームを算出する算出
回路（７３），（７４），（７５），（７６），…を備
える。

【００３７】図７には、Ｓ１系列及びＳ３系列をそれぞ
れ８乗回路（７２−１），４乗回路（７２−２）を用い
て２分割し、それぞれＳ１−１系列算出回路（７３）、
Ｓ１−２系列算出回路（７４）、Ｓ３−１系列算出回路
（７５）、Ｓ３−２系列算出回路（７６）として、それ
ぞれの算出回路において２乗演算回路（７３−１），
（７４−１），（７５−１），（７６−１）を、各系列
内の偶数項シンドローム算出にタイムシェアリングして
共用する構成例を示している。こうすることにより、２
乗演算の繰り返し演算回数を減らし、演算処理の高速化
を図ることができる。

【００３８】図８は本発明の第８の実施形態を示し、１
系統の受信信号に対してｔ重誤り訂正処理するＢＣＨ誤
り訂正装置又は図１の複数系統のＢＣＨ誤り訂正装置に
おけるシンドローム演算部を示す。この実施形態のシン
ドローム演算部（８０）は、受信信号を入力し、奇数項
シンドロームを算出する奇数項シンドローム算出部（８
１）と奇数項シンドローム算出部（８１）で算出した奇
数項シンドロームを入力し、偶数項シンドロームを算出
する偶数項シンドローム算出部（８２）とを備える。

【００３９】偶数項シンドローム算出部（８２）は、各
奇数項シンドロームを２乗して算出される偶数項シンド
ロームの集合｛Ｓ２，Ｓ６，Ｓ１０，Ｓ１４，Ｓ１８，
Ｓ２２，…｝を２乗系列、４乗して算出される集合｛Ｓ
８，Ｓ１２，Ｓ２０，Ｓ２８，…｝を４乗系列、２ⁱ 乗
して算出される集合｛Ｓ２ｉ，Ｓ４ｉ，Ｓ８ｉ，…｝を
２ⁱ 系列とすると、各系列対応の算出回路（８３），
（８４），（８５），…において、入力される各奇数項
シンドロームを１つずつ順次選択して出力するセレクタ
部（８３−１），（８４−１），（８５−１），…と、
入力データを２ⁱ乗演算する２ⁱ 乗演算回路（ｉ＝１，
２，３，…）（８３−２），（８４−２），（８５−
２），…と、２ⁱ 乗演算結果を算出シンドロームの個数
分保持するフリップフロップ回路（ＦＦ）等のレジスタ
部とを備える。

【００４０】２乗系列算出回路（８３）では、２乗演算
回路（８３−２）により偶数項シンドロームＳ２，Ｓ
６，Ｓ１０，Ｓ１４，Ｓ１８，Ｓ２２，を算出して出力
する。４乗系列算出回路（８４）では、４乗演算回路
（８４−２）により偶数項シンドロームＳ４，Ｓ１２，
Ｓ２０，Ｓ２８，Ｓ３９，…を算出して出力する。８乗
系列算出回路（８５）では、８乗演算回路（８５−２）
により偶数項シンドロームＳ８，Ｓ２４，Ｓ４０，Ｓ５
６，Ｓ７２，…を算出して出力する。各系列の算出回路
（８３），（８４），（８５），…において２ⁱ 乗演算
回路（ｉ＝１，２，３，…）を同系列内の各偶数項シン
ドローム算出にタイムシェアリングにより共用する。

【００４１】図９は本発明の第９の実施形態を示す。こ
の実施形態は図１〜図８に示した各実施形態のＢＣＨ誤
り訂正装置において、偶数項シンドローム算出部の各系
列の算出回路における２乗演算回路又はそれより高次の
２のべき乗演算回路の両方又は一方を、メモリ（９２−
１），（９２−２），…（９２−３）を用いて構成した
ものである。メモリ（９２−１），（９２−２），…
（９２−３）には２乗演算回路又はそれより高次の２の
べき乗演算結果を格納しておき、該演算結果を読み出す
ことにより演算結果を得る。

【００４２】図１０は本発明の第１０の実施形態を示
す。この実施形態は図１〜図９に示した実施形態のＢＣ
Ｈ誤り訂正装置において、偶数項シンドローム算出部の
各系列の算出回路における２ⁱ 演算を、それぞれ１つの
２乗回路（１０２−１），（１０２−２），…で繰り返
し行い、その演算回数に同期して発生するイネーブルパ
ルス（ＬＯＯＰ１），（ＬＯＯＰ２），（ＬＯＯＰ３）
…で、２乗回路（１０２−１），（１０２−２），…か
ら出力される演算結果を、フリップフロップ回路（Ｆ
Ｆ）等の各偶数項シンドローム保持レジスタにラッチす
る構成としたものである。

【００４３】図１１は本発明の第１１の実施形態を示
す。この実施形態は図１〜図１０に示したＢＣＨ誤り訂
正装置のシンドローム演算部（１１０）において、奇数
項シンドローム算出部（１１１）は、受信信号Ｙ（ｘ）
を入力し、該受信信号Ｙ（ｘ）に対して生成多項式Ｇ
（ｘ）の最小多項式Ｍｉ（ｘ）（ｉ＝１，３，５，７，
…，２ｔ−１）毎に除算を行う最小多項式除算部（１１
３）と、該最小多項式除算結果に対して基底変換を行っ
て奇数項シンドロームを算出する基底変換部（１１４）
とにより構成したものである。

【００４４】図１２は本発明の第１２の実施形態を示
す。この実施形態は、２系統又はそれ以上の受信信号を
ｔ重誤り訂正処理するＢＣＨ誤り訂正装置のシンドロー
ム演算部（１２０）において、奇数項シンドローム算出
部（１２１）は、受信信号を入力し、生成多項式Ｇ
（ｘ）の最小多項式Ｍｉ（ｘ）（ｉ＝１，３，５，７，
…，２ｔ−１）毎に除算を行う最小多項式除算部（１２
３）と、最小多項式除算結果ｄｉｖ１〜ｄｉｖ（２ｔ−
１）から奇数項シンドロームを算出する基底変換部（１
２４）とを備え、偶数項シンドローム算出部（１２２）
は図１〜図１０に示し実施形態と同様な構成を備え、基
底変換部（１２４）と偶数項シンドローム算出部（１２
２）とを、各系統の受信信号に対してタイムシェアリン
グにより共用する構成としたものである。

【００４５】図１３は本発明の第１３の実施形態を示
す。この実施形態は、図１１又は図１２に示すＢＣＨ誤
り訂正装置において、奇数項シンドローム算出部（１３
１）における基底変換部（１３４）の各基底変換回路の
全部又は一部をメモリを用いて構成し、変換結果を該メ
モリに保持しておき、該メモリ内容を読み出して変換結
果を得るようにしたものである。

【００４６】図１４は本発明の第１４の実施形態を示
す。この実施形態は、図１１〜図１３の最小多項式除算
部を有するＢＣＨ誤り訂正装置において、ｎビット並列
（ｎ＝２，４，８，…）の受信信号Ｙ（ｘ）を入力する
場合、最小多項式除算部（１４１）はｎビット並列の受
信信号の１ビット毎に、生成多項式Ｇ（ｘ）の最小多項
式Ｍｉ（ｘ）（ｉ＝１，３，５，７，…，２ｔ−１）の
除算を行うリニア・フィードバック・シフトレジスタ
（ＬＦＳＲ）部（１４２）と、最小多項式除算結果をｎ
乗演算するｎ乗演算部（１４３）と、ｎ乗演算結果に各
最小多項式の根αⁱを乗ずる乗算部（１４４）とから構
成したものである。

【００４７】図１５は本発明の第１５の実施形態を示
す。この実施形態は、図１４のＢＣＨ誤り訂正装置にお
いて、シンドローム演算部（１５０）は、受信信号を入
力し、生成多項式Ｇ（ｘ）の最小多項式Ｍｉ（ｘ）（ｉ
＝１，３，５，７，…，２ｔ−１）毎に除算を行う最小
多項式除算部（１５１）と、最小多項式除算結果ｄｉｖ
１〜ｄｉｖ（２ｔ−１）から奇数項シンドロームＳ１〜
Ｓ（ｔ）を算出する基底変換部（１５５）と、偶数項シ
ンドローム算出部（１５６）とを備える。

【００４８】最小多項式除算部（１５１）は、ｎビット
並列（ｎ＝２，４，８，…）の受信信号を入力し、１ビ
ット毎に生成多項式Ｇ（ｘ）の最小多項式Ｍｉ（ｘ）
（ｉ＝１，３，５，７，…，２ｔ−１）の除算を行うリ
ニア・フィードバック・シフトレジスタ（ＬＦＳＲ）部
（１５２）と、最小多項式除算結果をｎ乗演算するｎ乗
演算部（１５３）と、ｎ乗演算結果にαⁱ を乗算する乗
算部（１５４）とを有し、ｎ乗演算部（１５３）のｎ乗
回路を各最小多項式Ｍｉ（ｘ）毎にタイムシェアリング
して共用する構成としたものである。

【００４９】図１６は本発明の第１６の実施形態を示
す。この実施形態は、図１４のＢＣＨ誤り訂正装置にお
いて、シンドローム演算部（１６０）は、受信信号を入
力し、生成多項式Ｇ（ｘ）の最小多項式Ｍｉ（ｘ）（ｉ
＝１，３，５，７，…，２ｔ−１）毎に除算を行う最小
多項式除算部（１６１）と、最小多項式除算結果ｄｉｖ
１〜ｄｉｖ（２ｔ−１）から奇数項シンドロームＳ１〜
Ｓ（ｔ）を算出する基底変換部（１６５）と、偶数項シ
ンドローム算出部（１６６）とを備える。

【００５０】最小多項式除算部（１６１）は、ｎビット
並列（ｎ＝２，４，８，…）の受信信号を入力し、１ビ
ット毎に生成多項式Ｇ（ｘ）の最小多項式Ｍｉ（ｘ）
（ｉ＝１，３，５，７，…，２ｔ−１）の除算を行うリ
ニア・フィードバック・シフトレジスタ（ＬＦＳＲ）部
（１６２）と、最小多項式除算結果をｎ乗演算するｎ乗
演算部（１６３）と、ｎ乗演算結果にαⁱ を乗算する乗
算部（１６４）とを有し、ｎ乗演算部（１６３）のｎ乗
回路を全ての最小多項式Ｍｉ（ｘ）にタイムシェアリン
グして共用する構成としたものである。

【００５１】図１７は本発明の第１７の実施形態を示
す。この実施形態は、２系統又はそれ以上の受信信号を
２ビット以上の並列処理を行うｔ重誤りＢＣＨ誤り訂正
装置のシンドローム演算部（１７０）において、受信信
号を入力し、生成多項式Ｇ（ｘ）の最小多項式Ｍｉ
（ｘ）（ｉ＝１，３，５，７，…，２ｔ−１）毎に除算
を行う最小多項式除算部（１７１）と、最小多項式除算
結果から奇数項シンドロームを算出する基底変換部（１
７５）と、偶数項シンドローム算出部（１７６）とを備
え、最小多項式除算部（１７１）は、ｎビット並列（ｎ
＝２，４，８，…）の受信信号を入力し、１ビット毎に
生成多項式Ｇ（ｘ）の最小多項式Ｍｉ（ｘ）（ｉ＝１，
３，５，７，…，２ｔ−１）の除算を行うリニア・フィ
ードバック・シフトレジスタ（ＬＦＳＲ）部（１７２）
と、最小多項式除算結果をｎ乗演算するｎ乗演算部（１
７３）と、ｎ乗演算結果にαⁱ を乗算する乗算部（１７
４）とを具備し、ｎ乗回路を各系統の受信信号でタイム
シェアリングして共用する構成としたものである。

【００５２】図１８は本発明の第１８の実施形態を示
す。この実施形態は、２系統又はそれ以上の受信信号を
２ビット以上の並列処理を行うｔ重誤りＢＣＨ誤り訂正
装置のシンドローム演算部（１８０）において、受信信
号を入力し、生成多項式Ｇ（ｘ）の最小多項式Ｍｉ
（ｘ）（ｉ＝１，３，５，７，…，２ｔ−１）毎に除算
を行う最小多項式除算部（１８１）と、最小多項式除算
結果から奇数項シンドロームを算出する基底変換部（１
８５）と、偶数項シンドローム算出部（１８６）とを備
え、最小多項式除算部（１８１）は、ｎビット並列（ｎ
＝２，４，８，…）の受信信号を入力し、１ビット毎に
生成多項式Ｇ（ｘ）の最小多項式Ｍｉ（ｘ）（ｉ＝１，
３，５，７，…，２ｔ−１）の除算を行うリニア・フィ
ードバック・シフトレジスタ（ＬＦＳＲ）部（１８２）
と、最小多項式除算結果をｎ乗演算するｎ乗演算部（１
８３）と、ｎ乗演算結果にαⁱ を乗算する乗算部（１８
４）とを具備し、ｎ乗演算部（１８３）のｎ乗回路とα
ⁱ 乗算部（１８４）とを各系統の受信信号でタイムシェ
アリングして共用する構成としたものである。

【００５３】図１９は本発明の第１９の実施形態を示
す。この実施形態は、２系統又はそれ以上の受信信号を
２ビット以上の並列処理を行うｔ重誤りＢＣＨ誤り訂正
装置のシンドローム演算部（１９０）において、受信信
号を入力し、生成多項式Ｇ（ｘ）の最小多項式Ｍｉ
（ｘ）（ｉ＝１，３，５，７，…，２ｔ−１）毎に除算
を行う最小多項式除算部（１９１）と、最小多項式除算
結果から奇数項シンドロームを算出する基底変換部（１
９５）と、偶数項シンドローム算出部（１９６）とを備
え、最小多項式除算部（１９１）は、ｎビット並列（ｎ
＝２，４，８，…）の受信信号を入力し、１ビット毎に
生成多項式Ｇ（ｘ）の最小多項式Ｍｉ（ｘ）（ｉ＝１，
３，５，７，…，２ｔ−１）の除算を行うリニア・フィ
ードバック・シフトレジスタ（ＬＦＳＲ）部（１９２）
と、最小多項式除算結果をｎ乗演算するｎ乗演算部（１
９３）と、ｎ乗演算結果にαⁱ を乗算する乗算部（１９
４）とを具備し、ｎ乗演算部（１９３）のｎ乗演算回路
とαⁱ 乗算部（１９４）の種類毎（α¹ ，α² ，α³ ，
…）の各αⁱ 乗算回路を、各系統の受信信号でタイムシ
ェアリングして共用する構成としたものである。

【００５４】図２０は本発明の第２０の実施形態を示
す。この実施形態は、図１４〜図１９と同様のＢＣＨ誤
り訂正装置のシンドローム演算部（２００）において、
ｎ乗演算部（２０３）のｎ乗演算回路とαⁱ 乗算部（２
０４）のαⁱ 乗算演算回路の全部又は一部をメモリを用
いて構成し、演算結果を該メモリに予め格納しておき、
該メモリ内容を読み出して演算結果を得るようにしたも
のである。

【００５５】

【実施例】図２１は本発明によるシンドローム演算部の
一構成例を示し、２系統の受信信号を処理する構成例を
示す。ここで２系統の受信信号を第１チャネルｃｈ１及
び第２チャネルｃｈ２の受信信号をＹ１（ｘ），Ｙ２
（ｘ）とする。また、扱う符号はＢＣＨ符号の３９訂正
処理であり、ガロア拡大体はＧＦ（２¹³）であるとす
る。

【００５６】シンドローム演算回路（２１０）の奇数項
シンドローム算出部（２１１）は、最小多項式除算部
（２１３）と基底変換部（２１６）とを備える。最小多
項式除算部（２１３）は、第１チャネルｃｈ１の受信信
号Ｙ１（ｘ）を入力し、３９個の１３次最小多項式Ｍ１
（ｘ），Ｍ３（ｘ），Ｍ５（ｘ），…Ｍ７７（ｘ）で除
算して最小多項式剰余ｄｉｖ１，ｄｉｖ３，ｄｉｖ５，
…，ｄｉｖ７７を算出する第１の最小多項式除算部＃１
（２１４）と、第２チャネルｃｈ２の受信信号Ｙ２
（ｘ）を入力し、同様に最小多項式Ｍ１（ｘ），Ｍ３
（ｘ），Ｍ５（ｘ），…Ｍ７７（ｘ）の最小多項式剰余
ｄｉｖ１，ｄｉｖ３，ｄｉｖ５，…，ｄｉｖ７７を算出
する第２の最小多項式除算部＃２（２１５）を備える。

【００５７】剰余演算は受信信号のフレーム単位に実行
し、第１の最小多項式除算部＃１（２１４）と第２の最
小多項式除算部＃２（２１５）とで同時に算出され、第
１チャネルｃｈ１及び第２チャネルｃｈ２のそれぞれの
最小多項式剰余ｄｉｖ１〜ｄｉｖ７７は１フレーム間保
持される。演算開始及び演算結果の保持は、演算制御信
号により制御される。

【００５８】基底変換部（２１６）は、第１チャネルｃ
ｈ１の最小多項式剰余と第２チャネルｃｈ２の最小多項
式剰余とを入力し、セレクタ制御信号により先ず第１チ
ャネルｃｈ１の最小多項式剰余を選択し、各基底変換回
路で第１チャネルｃｈ１の基底変換を実行し、第１チャ
ネルｃｈ１奇数項シンドロームＳ１〜Ｓ７７を算出す
る。

【００５９】上記の演算結果は、第１チャネルｃｈ１の
奇数項シンドローム保持レジスタにそれぞれ格納し、第
１チャネルｃｈ１の奇数項シンドローム演算完了のタイ
ミングで、第２チャネルｃｈ２の最小多項式剰余を選択
するセレクタ制御信号を受信し、各基底変換回路で第２
チャネルｃｈ２の基底変換を実施し、第２チャネルｃｈ
２の奇数項シンドロームＳ１〜Ｓ７７を算出する。

【００６０】上記の演算結果は、第２チャネルｃｈ２奇
数項シンドローム保持レジスタに順次格納し、第２チャ
ネルｃｈ２の奇数項シンドローム演算完了で演算回路を
停止する。次の最小多項式剰余が算出されるまで基底変
換部（２１６）は待機し、最小多項式剰余が更新される
と上記の動作を繰り返す。

【００６１】こうして、基底変換部（２１６）の基底変
換回路を、第１及び第２チャネルｃｈ１，ｃｈ２の受信
信号でタイムシェアリングして共用し、第１チャネルｃ
ｈ１の奇数項シンドロームＳ１，Ｓ３，Ｓ５，…Ｓ７７
と第２チャネルｃｈ２の奇数項シンドロームＳ１，Ｓ
３，Ｓ５，…Ｓ７７をそれぞれ算出する。

【００６２】偶数項シンドローム算出部（２１７）は、
第１チャネルｃｈ１の奇数項シンドロームのＳ１〜Ｓ３
９と第２チャネルｃｈ２の奇数項シンドロームのＳ１〜
Ｓ３９とを入力し、セレクタ制御信号により先ず第１チ
ャネルｃｈ１奇数項シンドロームを選択し、演算制御信
号の指示により第１チャネルｃｈ１の偶数項シンドロー
ム演算を開始する。

【００６３】上記の演算結果は、第１チャネルｃｈ１の
偶数項シンドローム保持レジスタに順次格納し、第１チ
ャネルｃｈ１の偶数項シンドローム演算完了のタイミン
グで、第２チャネルｃｈ２の奇数項シンドロームを選択
するセレクタ制御信号を受信し、演算制御信号の指示に
より第２チャネルｃｈ２の偶数項シンドローム演算を開
始する。

【００６４】上記の演算結果は、第２チャネルｃｈ２の
偶数項シンドローム保持レジスタに順次格納し、第２チ
ャネルｃｈ２の偶数項シンドローム演算完了で演算回路
を停止する。次の奇数項シンドロームが算出されるまで
偶数項シンドローム算出部（２１７）は待機し、奇数項
シンドロームが算出されると、上記の演算処理を繰り返
す。

【００６５】図２２に本発明における最小多項式除算部
の構成例を示す。最小多項式除算部は、３９個の最小多
項式Ｍ１（ｘ）〜Ｍ７７（ｘ）でそれぞれ除算演算する
３９個の除算回路から成る。受信信号ｉ＿ｈｗｄｔは全
ての除算回路に入力され、それぞれの除算回路は制御信
号ｉ＿ｌａｔ＿ｔｐで制御され、演算結果を演算結果保
持レジスタにラッチすると共に、演算レジスタをクリア
し、出力の除算結果を次の制御信号ｉ＿ｌａｔ＿ｔｐに
よる制御が開始されるまで保持する。

【００６６】図２３に本発明における基底変換部の構成
例を示す。基底変換部は、第１チャネルｃｈ１、第２チ
ャネルｃｈ２の各最小多項式の剰余３９個を入力し、そ
れぞれの剰余を個別に基底変換して奇数項シンドローム
を算出する。基底変換部は同図に示すように、Ｍ１
（ｘ）の剰余を除く、Ｍ３（ｘ）〜Ｍ７７（ｘ）の３８
個の１３ビットＧＦ（２¹³）の剰余を個別に基底変換す
る回路から成る。

【００６７】基底変換部の各基底変換回路は、第１チャ
ネルｃｈ１，第２チャネルｃｈ２で共用するために、第
１チャネルｃｈ１と第２チャネルｃｈ２の２種類の剰余
を入力する。Ｍ１（ｘ）の剰余は、そのままシンドロー
ムＳ１となるため、演算せずに他の演算結果とタイミン
グを合わせるためにフリップフロップ回路（ＦＦ）等で
保持した後に出力される。また、第１チャネルｃｈ１用
の変換タイミング信号ｉ＿ｃｈａｎｇｅ＿ｔｐ１と第２
チャネルｃｈ２用の変換タイミング信号ｉ＿ｃｈａｎｇ
ｅ＿ｔｐ２とを入力し、第１チャネルｃｈ１及び第２チ
ャネルｃｈ２の選択制御に使用する。

【００６８】図２４は、本発明における各基底変換回路
の構成例を示し、第１チャネルｃｈ１及び第２チャネル
ｃｈ２の受信信号に対する最小多項式の剰余を選択する
セレクタ（２４−１）と、基底変換演算回路（２４−
２）と、第１チャネルｃｈ１用及び第２チャネルｃｈ２
用の１３ビット演算結果保持レジスタ（２４−３），
（２４−４）とから構成される。

【００６９】第１チャネルｃｈ１用変換タイミング信号
ｉ＿ｃｈａｎｇｅ＿ｔｐ１及び第２チャネルｃｈ２用変
換タイミング信号ｉ＿ｃｈａｎｇｅ＿ｔｐ２をセレクタ
の制御信号として加え、第１チャネルｃｈ１及び第２チ
ャネルｃｈ２を選択すると共に、演算結果保持レジスタ
のイネーブル信号として用いる。３８個の基底変換回路
は全て同様の構成とすることができる。

【００７０】図２５は、本発明における最小多項式Ｍ３
（ｘ）の剰余からシンドロームＳ３を算出する１３ビッ
トＧＦ（２¹³）の基底変換演算回路の構成例を示す。他
の最小多項式Ｍ５（ｘ）〜Ｍ７７（ｘ）についての３７
個の基底変換演算回路も同様な回路構成とすることがで
きる。

【００７１】図２６は本発明における偶数項シンドロー
ム算出部の構成例を示し、１個の６４乗回路、１個の１
６乗回路、３個の８乗回路、５個の４乗回路、１０個の
２乗回路から成る偶数項シンドローム算出部を示してい
る。各べき乗回路は、第１チャネルｃｈ１及び第２チャ
ネルｃｈ２の奇数項シンドローム（ｉ＿ｃｈ１＿ｓ１〜
ｓ３９，ｉ＿ｃｈ２＿ｓ１〜ｓ３９）を入力する。ま
た、第１チャネルｃｈ１用の演算タイミング信号（ｉ＿
ｐｏｗｅｒ＿ｅｎ＿ｃｈ１）と第２チャネルｃｈ２用の
演算タイミング信号（ｉ＿ｐｏｗｅｒ＿ｅｎ＿ｃｈ２）
を入力する。

【００７２】また、各べき乗回路は、６４乗回路用イネ
ーブル信号（ｉ＿ｐｏｗｅｒ＿ｌｐ６）、１６乗回路用
イネーブル信号（ｉ＿ｐｏｗｅｒ＿ｌｐ４）、８乗回路
用イネーブル信号（ｉ＿ｐｏｗｅｒ＿ｌｐ３）、４乗回
路用イネーブル信号（ｉ＿ｐｏｗｅｒ＿ｌｐ２）又は２
乗回路用イネーブル信号（ｉ＿ｐｏｗｅｒ＿ｌｐ１）を
入力し、該イネーブル信号により、６４乗回路は２乗演
算を６回繰り返し、１６乗回路は２乗演算を４回繰り返
し、８乗回路は２乗演算を３回繰り返し、４乗回路は２
乗演算を２回繰り返し、２乗回路は２乗演算を１回行
い、それぞれ、６４乗、１６乗、８乗、４乗、２乗の演
算結果を出力する。

【００７３】図２７は本発明における６４乗回路の構成
例を示し、第１チャネルｃｈ１のシンドロームＳ１（ｉ
＿ｃｈ１＿ｓ１）と第１チャネルｃｈ１の２乗回路演算
結果の何れかを選択するセレクタ（２７−１）と、第２
チャネルｃｈ２のシンドロームＳ１（ｉ＿ｃｈ１＿ｓ
２）と第２チャネルｃｈ２の２乗回路演算結果の何れか
を選択するセレクタ（２７−２）と、上記２つの選択結
果の何れかを選択するセレクタ（２７−３）と、１３ビ
ットＧＦ（２¹³）の２乗演算回路（２７−４）と、第１
チャネルｃｈ１の２乗演算結果を保持する１３ビット６
段のシフトレジスタ（２７−５）と、第２チャネルｃｈ
２の２乗演算結果を保持する１３ビット６段のシフトレ
ジスタ（２７−６）とから構成される。

【００７４】その他の１６乗回路、８乗回路、４乗回
路、２乗回路は、入力するシンドローム、制御信号、シ
フトレジスタの段数が異なるが、上記６４乗回路と同様
な構成とすることができる。図２８に本発明における１
３ビットＧＦ（２¹³）の２乗演算回路の構成例を示す。

【００７５】次に、上記の図２１等に示した実施例の動
作について説明する。第１及び第２の最小多項式除算部
＃１，＃２（２１４，２１５）は、処理するフレーム単
位の開始位置で前フレームの演算結果を保持レジスタに
移すと同時に、演算レジスタを初期化して当該フレーム
の演算を開始する。演算結果保持レジスタは、１フレー
ム間、データを保持する。従って、第１及び第２の最小
多項式除算部＃１，＃２（２１４，２１５）からの出力
は、同一タイミングで１フレーム毎に更新される。

【００７６】基底変換部（２１６）は、最小多項式除算
部（２１３）からのデータが更新された直後に第１チャ
ネルｃｈ１の基底変換を開始する。全ての基底変換回路
のセレクタ（２４−１）が第１チャネルｃｈ１の最小多
項式除算結果を選択し、１クロックサイクルで演算を終
了し、第１チャネルｃｈ１用の演算結果保持レジスタを
イネーブルにして演算結果を格納する。

【００７７】次のクロックサイクルで全ての基底変換回
路のセレクタが第２チャネルｃｈ２の最小多項式除算結
果を選択し、１クロックサイクルで演算を終了し、第２
チャネルｃｈ２用の演算結果保持レジスタをイネーブル
にして演算結果を格納する。次に演算するのは、１フレ
ーム後に最小多項式除算部（２１３）からのデータが更
新された直後であり、同様の動作を繰り返す。

【００７８】偶数項シンドローム算出部（２１７）は、
基底変換部（２１６）の第１チャネルｃｈ１のデータが
更新された直後に第１チャネルｃｈ１の偶数項シンドロ
ームの演算を開始する。各ｎ乗回路は、第１クロックサ
イクルでセレクタにより入力シンドロームを選択する。
セレクタは全て第１チャネルｃｈ１側を選択する。

【００７９】図２７の６４乗回路を例に説明すると、最
初のクロックサイクルでセレクタ（２７−１）は、シン
ドロームＳ１を選択し、セレクタ（２７−３）は第１チ
ャネルｃｈ１側を選択し、シンドロームＳ１を２乗回路
（２７−４）で２乗演算した結果がフリップフロップ回
路ＦＦ（２７−５）の１段目に格納される。

【００８０】次のクロックサイクルでセレクタ（２７−
１）は２乗演算結果を選択し、セレクタ（２７−３）は
同様に第１チャネルｃｈ１側を選択し、シンドロームＳ
１を２乗演算した結果を２乗回路（２７−４）で２乗演
算し、シンドロームＳ１の４乗演算結果をフリップフロ
ップ回路ＦＦ（２７−５）の１段目に格納する。１クロ
ックサイクル前のフリップフロップ回路ＦＦ（２７−
５）の１段目に格納されていたシンドロームＳ１の２乗
演算結果はフリップフロップ回路ＦＦ（２７−５）の２
段目にシフトする。

【００８１】次のクロックサイクルでセレクタ（２７−
１）は２乗演算結果を選択し、セレクタ（２７−３）は
同様に第１チャネルｃｈ１側を選択し、シンドロームＳ
１を４乗演算した結果を２乗回路（２７−４）で２乗演
算し、シンドロームＳ１の８乗演算結果をフリップフロ
ップ回路ＦＦ（２７−５）の１段目に格納する。

【００８２】１クロックサイクル前のフリップフロップ
回路ＦＦ（２７−５）の２段目に格納されていたシンド
ロームＳ１の２乗演算結果は、フリップフロップ回路Ｆ
Ｆ（２７−５）の３段目にシフトする。フリップフロッ
プ回路ＦＦの１段目に格納されていたシンドロームＳ１
の４乗演算結果は、フリップフロップ回路ＦＦの２段目
にシフトする。このような動作をシンドロームＳ１の６
４乗が算出されるまでの６クロックサイクル間続けた
後、停止する。

【００８３】停止した状態では、フリップフロップ回路
ＦＦ（２７−５）の６段目にシンドロームＳ１の２乗演
算結果が格納され、これがシンドロームＳ２となる。フ
リップフロップ回路ＦＦの５段目にシンドロームＳ１の
４乗演算結果が格納され、これがシンドロームＳ４とな
る。フリップフロップ回路ＦＦの４段目にシンドローム
Ｓ１の８乗演算結果が格納され、これがシンドロームＳ
８となる。

【００８４】フリップフロップ回路ＦＦ（２７−５）の
３段目にシンドロームＳ１の１６乗演算結果が格納さ
れ、これがシンドロームＳ１６となる。フリップフロッ
プ回路ＦＦの２段目にシンドロームＳ１の３２乗演算結
果が格納され、これがシンドロームＳ３２となる。フリ
ップフロップ回路ＦＦの１段目にシンドロームＳ１の６
４乗演算結果が格納され、これがシンドロームＳ６４と
なる。

【００８５】また、第１チャネルｃｈ１の演算が終了後
の次のクロックサイクルでセレクタ（２７−２）は、第
２チャネルｃｈ２のシンドロームＳ１を選択し、セレク
タ（２７−３）は第２チャネルｃｈ２側を選択し、第１
チャネルｃｈ１と同様の演算を６クロックサイクル間で
演算し、停止する。その他のｎ乗回路も同様の動作で偶
数項シンドロームを算出する。

【００８６】（付記１） 並列入力される複数系統の受
信信号のそれぞれについて奇数項シンドローム、偶数項
シンドロームの算出を行うことにより、ＢＣＨ符号化さ
れた信号についての誤り検出・訂正を行う誤り検出訂正
装置において、奇数項シンドロームの算出処理を行う、
奇数項シンドローム算出部を複数系統分備え、奇数項シ
ンドロームに基づいて乗算処理を行い、偶数項シンドロ
ームを算出する偶数項シンドローム算出部を備え、前記
複数系統分の各奇数項シンドローム算出部間で、算出し
た奇数項シンドロームの前記偶数項シンドローム算出部
への入力タイミングを異ならせ、該偶数項シンドローム
算出部を複数系統で時分割的に共用した、ことを特徴と
する符号誤り検出訂正装置。 （付記２） 受信信号について奇数項シンドローム、偶
数項シンドロームの算出を行うことにより、ＢＣＨ符号
化された信号についての誤り検出・訂正を行う誤り検出
訂正装置において、奇数項シンドロームの算出処理を行
う、奇数項シンドローム算出部と、奇数項シンドローム
に基づいて乗算処理を行い、偶数項シンドロームを算出
する偶数項シンドローム算出部とを有し、該偶数項シン
ドローム算出部は、各奇数項シンドローム毎にその２の
べき乗回の乗算により算出される各偶数項シンドローム
の系列毎にセレクタ部及び２乗演算部を備え、セレクタ
部は奇数項シンドローム又は２乗演算部の２乗演算結果
を選択して２乗演算部に入力し、２乗演算部は入力され
たシンドロームの２乗を算出して出力し、２乗演算部を
複数の偶数項シンドロームの算出に時分割的に共用化し
た構成を有することを特徴とする符号誤り検出訂正装
置。 （付記３） 受信信号について奇数項シンドローム、偶
数項シンドロームの算出を行うことにより、ＢＣＨ符号
化された信号についての誤り検出・訂正を行う誤り検出
訂正装置において、奇数項シンドロームの算出処理を行
う、奇数項シンドローム算出部と、奇数項シンドローム
に基づいて乗算処理を行い、偶数項シンドロームを算出
する偶数項シンドローム算出部とを有し、該偶数項シン
ドローム算出部は、セレクタと乗算回路とを備え、該セ
レクタは、入力された奇数項シンドローム又は乗算回路
で乗算処理された後の信号を選択的に該乗算回路に入力
することにより、前記偶数項シンドロームを算出する、
ことを特徴とする符号誤り検出訂正装置。 （付記４） 上記付記２の符号誤まり検出訂正装置にお
いて、偶数項シンドローム算出部は、各奇数項シンドロ
ームの２のべき乗回の乗算により算出される各偶数項シ
ンドロームの系列を算出するためのセレクタ部及び２乗
演算部を備え、セレクタ部は奇数項シンドローム又は２
乗演算部の２乗演算結果を選択して２乗演算部に入力
し、２乗演算部は入力されたシンドロームの２乗を算出
して出力し、２乗演算部を種類の異なる系列の全ての偶
数項シンドロームの算出に時分割的に共用化した構成を
有することを特徴とする符号誤り検出訂正装置。 （付記５） 受信信号について奇数項シンドローム、偶
数項シンドロームの算出を行うことにより、ＢＣＨ符号
化された信号についての誤り検出・訂正を行う誤り検出
訂正装置において、奇数項シンドロームの算出処理を行
う、奇数項シンドローム算出部と、奇数項シンドローム
に基づいて乗算処理を行い、偶数項シンドロームを算出
する偶数項シンドローム算出部とを有し、該偶数項シン
ドローム算出部は、各奇数項シンドローム毎にその２の
べき乗回の乗算により算出される各偶数項シンドローム
の系列毎にセレクタ部及び２のべき乗演算部を備え、セ
レクタ部は奇数項シンドローム又は２のべき乗演算部の
演算結果を選択して２のべき乗演算部に入力し、２のべ
き乗演算部は入力されたシンドロームの２のべき乗を算
出して出力し、２のべき乗演算部を複数の偶数項シンド
ロームの算出に時分割的に共用化した構成を有すること
を特徴とする符号誤り検出訂正装置。 （付記６） 受信信号について奇数項シンドローム、偶
数項シンドロームの算出を行うことにより、ＢＣＨ符号
化された信号についての誤り検出・訂正を行う誤り検出
訂正装置において、奇数項シンドロームの算出処理を行
う、奇数項シンドローム算出部と、奇数項シンドローム
に基づいて乗算処理を行い、偶数項シンドロームを算出
する偶数項シンドローム算出部とを有し、該偶数項シン
ドローム算出部は、入力されるシンドロームに対して２
ⁱ のべき乗回（ｉは２以上の整数）の乗算により算出さ
れる各偶数項シンドロームの系列毎にセレクタ部及び２
ⁱ のべき乗演算部を備え、セレクタ部は入力されたシン
ドローム又は２ⁱ のべき乗演算部の演算結果を選択して
２ⁱ のべき乗演算部に入力し、２ⁱ のべき乗演算部は入
力されたシンドロームの２ⁱ のべき乗を算出して出力
し、２ⁱ のべき乗演算部を複数の偶数項シンドロームの
算出に時分割的に共用化した構成を有することを特徴と
する符号誤り検出訂正装置。 （付記７） 受信信号について奇数項シンドローム、偶
数項シンドロームの算出を行うことにより、ＢＣＨ符号
化された信号についての誤り検出・訂正を行う誤り検出
訂正装置において、奇数項シンドロームの算出処理を行
う、奇数項シンドローム算出部と、奇数項シンドローム
に基づいて乗算処理を行い、偶数項シンドロームを算出
する偶数項シンドローム算出部とを有し、該偶数項シン
ドローム算出部は、各奇数項シンドローム毎にその２の
べき乗回の乗算により算出される各偶数項シンドローム
の系列を更に分割し、該分割した系列毎にセレクタ部及
び２乗演算部を備え、セレクタ部は入力されたシンドロ
ーム又は２乗演算部の２乗演算結果を選択して２乗演算
部に入力し、２乗演算部は入力されたシンドロームの２
乗を算出して出力し、２乗演算部を複数の偶数項シンド
ロームの算出に時分割的に共用化した構成を有すること
を特徴とする符号誤り検出訂正装置。 （付記８） 受信信号について奇数項シンドローム、偶
数項シンドロームの算出を行うことにより、ＢＣＨ符号
化された信号についての誤り検出・訂正を行う誤り検出
訂正装置において、奇数項シンドロームの算出処理を行
う、奇数項シンドローム算出部と、奇数項シンドローム
に基づいて乗算処理を行い、偶数項シンドロームを算出
する偶数項シンドローム算出部とを有し、該偶数項シン
ドローム算出部は、奇数項シンドロームに対して、２ⁱ
回（ｉは１以上の整数）の乗算を行う２ⁱ 乗算部と、該
各２ⁱ 乗算部に奇数項シンドロームを選択して入力する
セレクタ部とを備え、該２ⁱ 乗算部を、各奇数項シンド
ロームから算出される偶数項シンドロームの算出に時分
割的に共用化した構成を有することを特徴とする符号誤
り検出訂正装置。 （付記９） 前記シンドローム演算部は、２乗演算又は
２ⁱ 演算の演算結果をメモリに記憶保持しておき、該メ
モリ内容を読み出して２乗演算又は２ⁱ 演算の演算結果
を出力する構成を有することを特徴とする付記１乃至８
の何れかに記載の符号誤り検出訂正装置。 （付記１０） 前記シンドローム演算部は、乗算演算の
繰り返しにより偶数項シンドロームを出力する乗算演算
部と、該乗算演算部の出力を、乗算回数に応じて発生さ
れるイネーブルパルスで、偶数項シンドローム保持レジ
スタにラッチさせる手段とを備えたことを特徴とする付
記１乃至９の何れかに記載の符号誤り検出訂正装置。 （付記１１） 前記シンドローム演算部は、入力される
受信信号に対して該信号の生成多項式Ｇ（ｘ）の最小多
項式Ｍｉ（ｘ）（ｉ＝１，３，５，７，…，２ｔ−１）
毎に除算を行う最小多項式除算部と、最小多項式除算結
果から奇数項シンドロームを算出する基底変換部とを有
する奇数項シンドローム算出部を備えたことを特徴とす
る付記１乃至１０の何れかに記載の符号誤り検出訂正装
置。 （付記１２） 並列入力される複数系統の受信信号のそ
れぞれについて奇数項シンドローム、偶数項シンドロー
ムの算出を行うことにより、ＢＣＨ符号化された信号に
ついての誤り検出・訂正を行う誤り検出訂正装置におい
て、奇数項シンドロームの算出処理を行う、奇数項シン
ドローム算出部を複数系統分備え、奇数項シンドローム
に基づいて乗算処理を行い、偶数項シンドロームを算出
する偶数項シンドローム算出部を備え、該奇数項シンド
ローム算出部は、入力される受信信号に対して該信号の
生成多項式Ｇ（ｘ）の最小多項式Ｍｉ（ｘ）（ｉ＝１，
３，５，７，…，２ｔ−１）毎に除算を行う最小多項式
除算部と、最小多項式除算結果から奇数項シンドローム
を算出する基底変換部とを有し、該基底変換部及び前記
偶数項シンドローム算出部を各系統の受信信号で時分割
的に共用化したことを特徴とする符号誤り検出訂正装
置。 （付記１３） 受信信号について奇数項シンドローム、
偶数項シンドロームの算出を行うことにより、ＢＣＨ符
号化された信号についての誤り検出・訂正を行う誤り検
出訂正装置において、奇数項シンドロームの算出処理を
行う、奇数項シンドローム算出部と、奇数項シンドロー
ムに基づいて乗算処理を行い、偶数項シンドロームを算
出する偶数項シンドローム算出部とを有し、該奇数項シ
ンドローム算出部は、入力される受信信号に対して該信
号の生成多項式Ｇ（ｘ）の最小多項式Ｍｉ（ｘ）（ｉ＝
１，３，５，７，…，２ｔ−１）毎に除算を行う最小多
項式除算部と、各最小多項式除算結果から奇数項シンド
ロームを読み出し可能な基底変換変換メモリを有する基
底変換部とを備え、該基底変換部又は前記偶数項シンド
ローム算出部を時分割的に共用化したことを特徴とする
符号誤り検出訂正装置。 （付記１４） 前記最小多項式除算部は、ｎビット並列
の受信信号に対し、１ビット毎に生成多項式Ｇ（ｘ）の
最小多項式Ｍｉ（ｘ）（ｉ＝１，３，５，７，…，２ｔ
−１）の除算を行うリニア・フィードバック・シフトレ
ジスタと、各最小多項式除算結果をｎ乗演算するｎ乗演
算部と、ｎ乗演算結果をαⁱ 乗算する乗算部とを備えた
ことを特徴とする付記１１乃至１３の何れかに記載の符
号誤り検出訂正装置。 （付記１５） 前記最小多項式除算部は、前記ｎ乗演算
部を、各最小多項式Ｍｉ（ｘ）毎のリニア・フィードバ
ック・シフトレジスタの演算出力に対して時分割的に共
用化したことを特徴とする付記１４に記載の符号誤り検
出訂正装置。 （付記１６） 前記最小多項式除算部は、前記ｎ乗演算
部を、複数の最小多項式Ｍｉ（ｘ）のリニア・フィード
バック・シフトレジスタの演算出力に対して時分割的に
共用化したことを特徴とする付記１４に記載の符号誤り
検出訂正装置。 （付記１７） 前記最小多項式除算部は、ｎビット並列
の受信信号に対し、１ビット毎に生成多項式Ｇ（ｘ）の
最小多項式Ｍｉ（ｘ）（ｉ＝１，３，５，７，…，２ｔ
−１）の除算を行うリニア・フィードバック・シフトレ
ジスタと、各最小多項式除算結果をｎ乗演算するｎ乗演
算部と、ｎ乗演算結果をαⁱ 乗算する乗算部とを備え、
該ｎ乗演算部を、複数の各系統の受信信号で時分割的に
共用化したことを特徴とする付記１２に記載の符号誤り
検出訂正装置。 （付記１８） 前記最小多項式除算部は、ｎビット並列
の受信信号に対し、１ビット毎に生成多項式Ｇ（ｘ）の
最小多項式Ｍｉ（ｘ）（ｉ＝１，３，５，７，…，２ｔ
−１）の除算を行うリニア・フィードバック・シフトレ
ジスタと、各最小多項式除算結果をｎ乗演算するｎ乗演
算部と、ｎ乗演算結果をαⁱ 乗算する乗算部とを備え、
該ｎ乗演算部と前記αⁱ 乗算する乗算部とを、各系統の
受信信号で時分割的に共用化したことを特徴とする付記
１２に記載の符号誤り検出訂正装置。 （付記１９） 前記最小多項式除算部は、ｎビット並列
の受信信号に対し、１ビット毎に生成多項式Ｇ（ｘ）の
最小多項式Ｍｉ（ｘ）（ｉ＝１，３，５，７，…，２ｔ
−１）の除算を行うリニア・フィードバック・シフトレ
ジスタと、各最小多項式除算結果をｎ乗演算するｎ乗演
算部と、ｎ乗演算結果をαⁱ 乗算する乗算部とを備え、
該ｎ乗演算部と、αⁱ 乗算の種類毎の各乗算部とを、各
系統の受信信号で時分割的に共用化したことを特徴とす
る付記１２に記載の符号誤り検出訂正装置。 （付記２０） 前記最小多項式除算部は、前記ｎ乗演算
部及びαⁱ 乗算する乗算部を、該演算結果を記憶保持す
るメモリにより構成したことを特徴とする付記１４乃至
１９に記載の符号誤り検出訂正装置。 （付記２１） 受信信号について奇数項シンドローム、
偶数項シンドロームの算出を行うことにより、ＢＣＨ符
号化された信号についての誤り検出・訂正を行う誤り検
出訂正装置において、奇数項シンドロームの算出処理を
行う、奇数項シンドローム算出部と、奇数項シンドロー
ムに基づいて乗算処理を行い、偶数項シンドロームを算
出する偶数項シンドローム算出部とを有し、該奇数項シ
ンドローム算出部は、入力される受信信号に対して該信
号の生成多項式の各最小多項式毎に除算を行う最小多項
式除算部と、各最小多項式除算結果から奇数項シンドロ
ームを出力する基底変換部とを備え、該最小多項式除算
部は、ｎビット並列の受信信号に対し、１ビット毎に生
成多項式の各最小多項式の除算を行うリニア・フィード
バック・シフトレジスタと、各最小多項式除算結果をｎ
乗演算するｎ乗演算部と、各ｎ乗演算結果に各最小多項
式の根αⁱ を乗算する乗算部とを備え、該ｎ乗演算部又
はαⁱ を乗算する乗算部を複数の最小多項式除算結果に
対して時分割的に共用化した構成を有することを特徴と
する符号誤り検出訂正装置。

【００８７】

【発明の効果】以上説明したように、本発明によれば、
誤り検出訂正装置のシンドローム演算部において、求め
るべきシンドロームのうち、奇数項シンドロームを先に
算出し、残りの偶数項シンドロームについては、算出し
たシンドロームに基づいて算出することとしたので、シ
ンドローム算出用の回路部のうち、偶数項シンドローム
算出を行う回路部分をタイムシェアリングして共用する
ことことができる。よって、シンドローム算出部全体と
して回路規模を削減することができる。訂正能力向上の
ための符号の高次化や多チャネルインターリーブを行っ
た誤り検出訂正装置のハードウェア化の実現に寄与する
ところが大きい。

【図面の簡単な説明】

【図１】複数の系統の受信信号に対して偶数項シンドロ
ーム算出部を共用する本発明の実施形態を示す図であ
る。

【図２】２乗演算回路を同系列内の各偶数項シンドロー
ムの演算に共用する本発明の実施形態を示す図である。

【図３】２乗演算回路を２以上の系列の偶数項シンドロ
ーム算出に共用する本発明の実施形態を示す図である。

【図４】１つの２乗演算回路を全ての系列の偶数項シン
ドローム算出に共用する本発明の実施形態を示す図であ
る。

【図５】２ⁱ 演算回路（ｉは２以上の整数）を同系列内
の各偶数項シンドロームの演算に共用する本発明の実施
形態を示す図である。

【図６】２ⁱ 演算回路（ｉは２以上の整数）のみの演算
回路で偶数項シンドローム演算部を構成した本発明の実
施形態を示す図である。

【図７】同系列を更に分割して系列化した各偶数項シン
ドロームの算出に２乗演算回路を共用する本発明の実施
形態を示す図である。

【図８】２ⁱ 系列の各偶数項シンドロームの算出に２ⁱ
演算回路を共用する本発明の実施形態を示す図である。

【図９】２乗演算結果を記憶するメモリを用いて偶数項
シンドロームを算出する本発明の実施形態を示す図であ
る。

【図１０】偶数項シンドロームの２乗演算繰り返し回数
に応じたイネーブルパルスにより２のべき乗演算結果を
記憶保持する本発明の実施形態を示す図である。

【図１１】各最小多項式除算結果を基底変換して各奇数
項シンドロームを算出する本発明の実施形態を示す図で
ある。

【図１２】複数の系統の受信信号に対して奇数項シンド
ローム算出の基底変換部及び偶数項シンドローム算出部
を共用する本発明の実施形態を示す図である。

【図１３】奇数項シンドローム算出の基底変換部をメモ
リで構成した本発明の実施形態を示す図である。

【図１４】奇数項シンドローム算出における最小多項式
除算をリニア・フィードバック・シフトレジスタを用い
て行う本発明の実施形態を示す図である。

【図１５】最小多項式除算結果をｎ乗するｎ乗演算部を
各最小多項式毎に共用する本発明の実施形態を示す図で
ある。

【図１６】最小多項式除算結果をｎ乗するｎ乗演算部を
複数の最小多項式で共用する本発明の実施形態を示す図
である。

【図１７】最小多項式除算結果をｎ乗するｎ乗演算部を
複数の系統の受信信号で共用する本発明の実施形態を示
す図である。

【図１８】最小多項式除算におけるｎ乗回路とαⁱ 乗算
部とを各系統の受信信号で共用する本発明の実施形態を
示す図である。

【図１９】最小多項式除算におけるｎ乗回路と各αⁱ 乗
算回路を各系統の受信信号でタイムシェアリングして共
用する本発明の実施形態を示す図である。

【図２０】最小多項式除算におけるｎ乗演算と各αⁱ 演
算をメモリを用いて行う本発明の実施形態を示す図であ
る。

【図２１】本発明のシンドローム演算部の構成例を示す
図である。

【図２２】本発明の最小多項式除算部の構成例を示す図
である。

【図２３】本発明の基底変換部の構成例を示す図であ
る。

【図２４】本発明の基底変換部の基底変換回路の構成例
を示す図である。

【図２５】本発明におけるシンドロームＳ３を算出する
基底変換演算回路の構成例を示す図である。

【図２６】本発明における偶数項シンドローム算出部の
構成例を示す図である。

【図２７】本発明の偶数項シンドローム算出における６
４乗回路の構成例を示す図である。

【図２８】本発明の偶数項シンドローム算出における２
乗演算回路の構成例を示す図である。

【符号の説明】

（１０） シンドローム演算部 （１１） 第１チャネルｃｈ１の受信信号の奇数項シン
ドローム算出部 （１２） 第２チャネルｃｈ２の受信信号の奇数項シン
ドローム算出部 （１３） 偶数項シンドローム算出部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 籠橋 悟 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 千葉 直紀 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 大場 康弘 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 鵜沢 裕一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 太田 昌人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 菊池 行博 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B001 AA11 AB02 AD04 AD06 AE07 5J065 AA01 AB01 AC02 AC03 AD11 AE06 AF03 AG02 AH03 AH04 AH05 AH06 AH09

Claims (5)

【特許請求の範囲】
1. 【請求項１】 並列入力される複数系統の受信信号のそ
   れぞれについて奇数項シンドローム、偶数項シンドロー
   ムの算出を行うことにより、ＢＣＨ符号化された信号に
   ついての誤り検出・訂正を行う誤り検出訂正装置におい
   て、 奇数項シンドロームの算出処理を行う、奇数項シンドロ
   ーム算出部を複数系統分備え、奇数項シンドロームに基
   づいて乗算処理を行い、偶数項シンドロームを算出する
   偶数項シンドローム算出部を備え、 前記複数系統分の各奇数項シンドローム算出部間で、算
   出した奇数項シンドロームの前記偶数項シンドローム算
   出部への入力タイミングを異ならせ、該偶数項シンドロ
   ーム算出部を複数系統で時分割的に共用した、ことを特
   徴とする符号誤り検出訂正装置。
2. 【請求項２】 受信信号について奇数項シンドローム、
   偶数項シンドロームの算出を行うことにより、ＢＣＨ符
   号化された信号についての誤り検出・訂正を行う誤り検
   出訂正装置において、 奇数項シンドロームの算出処理を行う、奇数項シンドロ
   ーム算出部と、 奇数項シンドロームに基づいて乗算処理を行い、偶数項
   シンドロームを算出する偶数項シンドローム算出部とを
   有し、 該偶数項シンドローム算出部は、セレクタと乗算回路と
   を備え、該セレクタは、入力された奇数項シンドローム
   又は乗算回路で乗算処理された後の信号を選択的に該乗
   算回路に入力することにより、前記偶数項シンドローム
   を算出する、ことを特徴とする符号誤り検出訂正装置。
3. 【請求項３】 請求項２記載の誤り検出訂正装置におい
   て、 前記セレクタと前記乗算回路は、前記奇数項シンドロー
   ムの各要素対応に設けられたセレクタと乗算回路の組み
   が奇数項シンドロームの要素の総数分集まって構成され
   た、ことを特徴とする符号誤り検出訂正装置。
4. 【請求項４】 並列入力される複数系統の受信信号のそ
   れぞれについて奇数項シンドローム、偶数項シンドロー
   ムの算出を行うことにより、ＢＣＨ符号化された信号に
   ついての誤り検出・訂正を行う誤り検出訂正装置におい
   て、 奇数項シンドロームの算出処理を行う奇数項シンドロー
   ム算出部と、奇数項シンドロームに基づいて乗算処理を
   行い、偶数項シンドロームを算出する偶数項シンドロー
   ム算出部を備え、 該奇数項シンドローム算出部は、入力される受信信号に
   対して該信号の生成多項式の各最小多項式毎に除算を行
   う最小多項式除算部と、各最小多項式除算結果から奇数
   項シンドロームを算出する基底変換部とを有し、該基底
   変換部及び前記偶数項シンドローム算出部を各系統の受
   信信号で時分割的に共用化した構成を有することを特徴
   とする符号誤り検出訂正装置。
5. 【請求項５】 受信信号について奇数項シンドローム、
   偶数項シンドロームの算出を行うことにより、ＢＣＨ符
   号化された信号についての誤り検出・訂正を行う誤り検
   出訂正装置において、 奇数項シンドロームの算出処理を行う、奇数項シンドロ
   ーム算出部と、 奇数項シンドロームに基づいて乗算処理を行い、偶数項
   シンドロームを算出する偶数項シンドローム算出部とを
   有し、 該奇数項シンドローム算出部は、入力される受信信号に
   対して該信号の生成多項式の各最小多項式毎に除算を行
   う最小多項式除算部と、各最小多項式除算結果から奇数
   項シンドロームを出力する基底変換部とを備え、 該最小多項式除算部は、ｎビット並列の受信信号に対
   し、１ビット毎に生成多項式の各最小多項式の除算を行
   うリニア・フィードバック・シフトレジスタと、各最小
   多項式除算結果をｎ乗演算するｎ乗演算部と、各ｎ乗演
   算結果に各最小多項式の根αⁱ を乗算する乗算部とを備
   え、該ｎ乗演算部又はαⁱ を乗算する乗算部を複数の最
   小多項式除算結果に対して時分割的に共用化した構成を
   有することを特徴とする符号誤り検出訂正装置。