SU1587541A1

SU1587541A1 - Матричное вычислительное устройство

Info

Publication number: SU1587541A1
Application number: SU884466819A
Authority: SU
Inventors: Лилия Александровна Зайкова
Original assignee: Л.А.Зайкова
Priority date: 1988-07-05
Filing date: 1988-07-05
Publication date: 1990-08-23

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в кодирующих-декодирующих устройствах и широкополосных системах св зи. Цель изобретени - расширение функциональных возможностей устройства за счет генерации псевдослучайных двоичных последовательностей максимального периода. Поставленна цель достигаетс тем, что устройство содержит матрицу вычислительных блоков размерностью M .N, где M и N - разр дность операндов, каждый из вычислительных блоков содержит п ть элементов И 1 - 5, два элемента ИЛИ 6 и 7, ключ 8 и сумматор 9. 1 з.п. ф-лы, 1 ил.

Description

Изобретение относится к автоматике ,и вычислительной технике и может быть использовано в кодирующих-дёкодирующих устройствах и в широкополосных системах связи.

Цель изобретения - расширение функциональных возможностей за счет генерации псевдослучайных двоичных последовательностей максимального периода.

На чертеже представлена схема матричного вычислительного устройства.

Устройство содержит с первого по пятьф элементы И 1-5, первый и второй элементы ИЛИ 6 и 7,ключ 8,сумматор 9,входы 1-0 коэффициентов примитивного полинома, первый, второй, третий и. четвертый управляющие входы 11-14, входы 15 множителя, входы 16 режима первой группы, вкоды 17 режима второй группы, входы 18 делимого первой и второй групп, входы 19 двоичной последовательности первой и второй групп, выходы 20 первой группы.результата, выходы 21 второй группы результата, выходы 22 третьей группы результата, выходы 23 четвертой группы результата устройства.

Устройство работает следующим образом .

При генерации псевдослучайных двоичных последовательностей максимального периода на входы 17, 16, 15, 18, 11, 14 устройства подается код 0. На входы 12 и 13 подается код”1. Ключи 8 разомкнуты, в результате чего одноразрядные сумматоры 9 выполняют операцию сложения по модулю два. Сигнал с выхода 21 каждой предыдущей строки подается на вход 19 каждой последующей строки матрицы. На входы 10 устройства подается двоичная последовательность разрядности ш, составленная из тп младших коэффициентов примитивного полинома h(х) = h_ox^ft' + h^x ^т + h^x +...

-⁺Ч> ^hi^eGF , причем на вход 10 первого столбца матрицы поступает код 1, соответствующий коэффициенту h

На входы 19 первой строки матрицы поступает заданная двоичная последовательность

U(Uy, Uy_+f ,...,Uj_+ni_₄ ), разрядности m, причем Uy поступает на вход 19 ячейки первого столбца матрицы. В каждой строке матрицы производится сдвиг последовательности U на один разряд влево, что осуществляется соответствующими соединениями. На вход 19 каждой последующей строки матрицы поступает результат итерации

®...

• · · ® ^kiUj+m-i

Окончательный результат операции псевдослучайная двоичная последовательность максимального периода формируется на выходах 13 устройства.

Следовательно, задавая на входы

2* - 1 различных двоичных последовательностей U, получим 2^ю - 1 различных псевдослучайных двоичных последовательностей максимального периода.

При выполнении операции умножения двоичных операндов на входы 19, 18, 17, 12, 13 подается код ”0, на входы 11 и 14 подается код 1. Ключи 8 замкнуты. На входы 15 каждой строки матрицы подаются разряды множителя, разрядности п,на входы 10 - разряды множимого, разрядности ш.Сигналы с выходов 20 каждой строки матрицы, кроме выхода 20 первой строки, подаются на соответствующие входы 18 устройства, а именно сигнал с выхода второй строки матрицы подается на вход 18 первого столбца матрицы, сигнал с выхода 20 третьей строки матрицы - на следующий вход 18 второго столбца матрицы и, таким образом, последовательно задействуются (т-1) входов 18 устройства.

Результат операции умножения формируется на выходах 22 устройства, причем старший разряд произведения формируется на выходе 20 первой строки матрицы.

При выполнении операции деления полиномов на входы 19 j 17, 16, 12, подается код О, а на входы 11, подается код 1. Ключи 8 разомкнуты. Сигнал с выхода 22 каждой предыдущей строки подается на вход 15 каждой последующей строки. На входы 18 устройства поступают младшие (n+m) разряды полинома - делимого. Старший (n+m+1) разряд полинома-делимого поступает на вход 15 первой строки матрицы. На входы 10 устройства поступают ш младших разрядов полинома-делителя. Результат операции деления ш—разрядный остаток от деления полиномов образуется на выходах 22 последней строки матрицы.

Claims

Формула изобретения

1. Матричное вычислительное устройство, содержащее матрицу размером шхп вычислительных блоков, где ш и η - разрядность операндов, причем i-й вход коэффициентов примитивного полинома устройства (где i = 1,.. ,.,m) подключен к первым информационным входам вычислительных блоков i-ro столбца матрицы, вход режима устройства подключен к входам режима вычислительных блоков матрицы, входы режима с первого по n-й первой группы устройства подключены соответственно к вторым информационным входам вычислительных блоков строк с первой по п-ю m-го столбца, матрицы, второй информационный вход вычислительного блока j-й строки К-го столбца матрицы (где j = 1,...,η, К = 1,..., m-1) подключен к первому выходу вычислительного блока j-й строки (К + +1)-го столбца матрицы, первый выход вычислительного блока первого столбца j-й строки матрицы подключен к j-му выходу первой группы результата устройства .отличающе — е с я тем, что, с целью расширения функциональных возможностей за счет генерации псевдослучайных двоичных последовательностей максимального периода, в устройстве входы режима с первого по n-й второй группы устройства подключены соответственно к третьим информационным входам вычислительных блоков первого столбца строк с первой по η-ю матрицы, второй выход вычислительного блока j-й строки К-го столбца матрицы подключен к третьему информационному входу вычислительного блока j-й строки (К+1)го столбца матрицы, второй выход вычислительного блока m-го столбца j-й строки матрицы подключен к j-му выходу второй группы результата устройства, входы с первого по (ш-1)-й первой группы делимого устройства подключены соответственно к четвертым информационным входам вычислительных блоков первой строки,столб5 цов с первого по (ш-1)-й матрицы, входы с первого по n-й второй группы делимого устройства подключены соответственно к четвертым информаэд ционным входам вычислительных блоков m-го столбца с первой по n-ю строк матрицы, j-й вход множителя устройства подключен к пятым информационным входам вычислительных блоков эд j-й строки матрицы, j-e управляющие входы первой, второй, третьей и четвертой групп устройства подключены соответственно к первым, вторым, третьим и четвертым управляющим входам 20 вычислительных блоков j-й строки матрицы, i-й вход двоичной последовательности первой группы устройства подключен к шестым информационным входам вычислительных блоков 25 строк с первой по (n-i)-ro и соответственно столбцов с i-ro по первый матрицы, 1-й вход двоичной последовательности второй группы устройства (где 1 = 2,...,п) подключен к шестым информационным входам вычислительных блоков строк с 1-й по n-ю и соответственно столбцов с т-го по (т-1)-й матрицы, третий выход вычислительного блока а-й строки b-го столбца матрицы подключен к ⁵ четвертому информационному входу вычислительного блока (а+1)-й строки (b-l)-ro столбца матрицы (где а = = 1,...,п-1, b = 2,...,ш), третьи ._п выходы вычислительных блоков первого столбца строк с первой по п-ю матрицы подключены к выходам с первого по n-й третьей группы результата, третьи выходы вычислительных бло45 ков n-й строки с второго по ш-й столбцов'матрицы подключены соответственно к выходам с первого по (т-1)-й четвертой группы результата.

5Q

2. Устройство по п.1, о т л и чающееся тем, что вычислительный блок матрицы содержит пять элементов И, · два элемента ИЛИ,сумматор и ключ, причем информационные 55 входы с первого по шестой, управляющие входы с первого по четвертый и вход режима вычислительного блока подключены соответственно к первому входу первого элемента И, к первому

Ί информационному входу сумматора, к первому входу первого элемента ИЛИ, к второму входу первого элемента ИЛИ, к первому входу второго элемента И, к первому входу третьего элемента И, к первому входу четвертого элемента И, к первому входу пятого элемента Ии к управляющему входу ключа, выходы второго и третьего элементов И подключены соответственно к первому и второму входам второго элемента ИЛИ, выход которого подключен к второму входу первого элемента

И, выходы первого элемента И и первого элемента ИЛИ подключены соответ ственно к второму и к третьему инфор мационным входам сумматора, выход переноса которого подключен к информационному входу ключа, выход которого подключен к первому выходу вычислительного блока, информационно ный выход сумматора подключен к вторым входам четвертого и пятого элементов И, выходы которых подключены соответственно к второму и к третьему выходам вычислительного блока.

, ' Составитель В.Смирнов