NO166986B - Ikke-flyktig halvleder lagerenhet. - Google Patents

Ikke-flyktig halvleder lagerenhet. Download PDF

Info

Publication number
NO166986B
NO166986B NO85853815A NO853815A NO166986B NO 166986 B NO166986 B NO 166986B NO 85853815 A NO85853815 A NO 85853815A NO 853815 A NO853815 A NO 853815A NO 166986 B NO166986 B NO 166986B
Authority
NO
Norway
Prior art keywords
gate
floating
mosfet devices
channel
mosfet
Prior art date
Application number
NO85853815A
Other languages
English (en)
Other versions
NO853815L (no
NO166986C (no
Inventor
Frank J Bohac Jr
Original Assignee
Hughes Aircraft Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hughes Aircraft Co filed Critical Hughes Aircraft Co
Publication of NO853815L publication Critical patent/NO853815L/no
Publication of NO166986B publication Critical patent/NO166986B/no
Publication of NO166986C publication Critical patent/NO166986C/no

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Surgical Instruments (AREA)
  • Particle Formation And Scattering Control In Inkjet Printers (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Debugging And Monitoring (AREA)
  • Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
  • Amplifiers (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Peptides Or Proteins (AREA)
  • Semiconductor Memories (AREA)
  • Agricultural Chemicals And Associated Chemicals (AREA)
  • Treating Waste Gases (AREA)
  • Organic Low-Molecular-Weight Compounds And Preparation Thereof (AREA)

Description

Den foreliggende oppfinnelse vedrører en ikke-flyktig halvlederlagerenhet som har første og andre kretsgrener koplet i parallell, og som har første og andre metall-oksyd-halvlederfelteffekttransistor (MOSFET) anordninger som er anbragt henholdsvis i nevnte første og andre kretsgrener, idet den respektive port hos hver MOSFET-anordning er krysskoplet med det respektive dren hos den andre av nevnte MOSFET-anordninger, og har første og andre flytende-port MOSFET-anordninger som hver har en styreport og en isolert flytende port, anbragt henholdsvis i nevnte første og andre kretsgrener med deres kilde og dren koplet i serie med kilden og drenet hos nevnte respektive første og andre MOSFET-anordninger .
En slik ikke-flyktig halvlederlagerenhet er kjent fra EP publ. patentsøknad 0028935 (A3).
Elektronisk slettbare programmerbare leselagre (EEPROMS) fremstilles idag med redundante lagersteder, f.eks. rader eller kolonner for å realisere en forbedring i yteevne. Defekte steder kan korrigeres ved erstatning med tilgjenge-lige redundante steder. For at korrigeringen lages på en permanent måte, er det nødvendig at stedene for defekter eller feil lagres ved hjelp av en ikke-flyktig teknikk, dvs. informasjonen vil beholdes når krafttilførsel ikke lenger tilføres lageret.
Minst to eksisterende teknikker for ikke-flyktig lagring av feilsteder er kjent. Hver teknikk involverer separeringen av ledende ledd eller sikringer på passende steder i lageranordningen for permanent å lagre dataen. En teknikk, kjent som laserleddteknikken, involverer bruken av en rammende laserstråle for selektivt å separere sikringene. En ulempe med denne teknikk er at den krever en vesentlig investering i kapitalutstyr for å kunne utføres. En annen teknikk, kjent som den utbrennende leddteknikken, involverer utbrenning av en sikring ved å la en relativt stor strøm passere gjennom leddet. En ulempe med denne teknikk er at den danner ineffektiv bruk av integrerte kretsareal, ettersom vesentlig integrert kretsareal behøves for anordningene som kreves til å "blåse" sikringene. Begge av disse teknikker trekker likestrøm med mindre to sikringer anvendes pr. bit, hvilket gjør dem mindre attraktive for bruk med SMOS-kretser.
US-patent 4.403.306 (Tokushige et al.) omhandler et halv-lederlager som kan operere som en statisk RAM eller EAROM. Ved EAROM-operasjon tilveiebringes et ikke-flyktig lager. Ikke-flyktig data lagres ved å anvende hysteresekarakteri-stikkene for en terskelspennlng V-jl av et par N-MNOS (N-metalnitrid-oksid-silisium) transistorer. En av transistorene opererer som en deplesjons-modus transistor (som har en negativ terskelspennlng) som leder når dens styrespenning er 0 volt, mens den andre transistoren opererer som en forøkelses-modus transistor (som har en positiv terskelspennlng) som er ikke-ledende når dens styrespenning er 0 volt. Lagerenheten har en nominell tilførselsspenning av +5 volt, og separat slette og skrivepulser av henholdsvis -28 volt og +28 volt kreves for å slette og skrive ikke-flyktige data.
Celletellingen hos Tokushige et al. lagerenheten er relativt stor, med åtte transistorer og to dioder som omfatter cellen. Ettersom diodene er forspent i lederetning når enheten opererer som en RAM, bør diodene isoleres separat fra de andre substratene. Dette øker kompleksiteten ved cellens fremstilling og vil i det minste kreve en ytterligere maske for å oppnå isoleringen. Ettersom cellespennings-svinget fra dens høye til dens lave tilstand er fra 0 volt til (Vcc minus diodespenningsfallet), reduseres støyimmuni-teten hos kretsen. Programmeringspulser (+28 volt) av dobbel polaritet kreves, og programmeringen skjer i to trinn, slette og programmere. Kondensatorforholdene må kontrolleres omhyggelig for å unngå innflytelse på den andre i NMOS-transistoren når den første transistoren programmeres. Således synes Tokushige et al. lagerenheten å være betydelig komplisert, både hva angår konstruksjon og drift.
US-patent 4.132.904 (Harari) omhandler en flyktig/ikke-flyktig logisk lagerkrets i hvilken et par kretsgrener hver omfatter en felt-effekt-transistor og en flytende portfelt-effekttransistor koplet i serie. Styreportene hos respektive flytende porttransistorer er krysskoplet til respektive forbindelsessteder mellom serietransistorene i den andre kretsgrenen. Harari-kretsen kan ikke bare programmeres til å innta en ønsket tilstand når kretsen innkoples, men kan også med vilje overstyres for derved å lagre komplementære data.
Andre ikke-flyktige lageranordninger er omhandlet i US-patentene 3.618.053, 4.102.348, 4.185.319, 4.207.615, 4.228.527, 4.357.685, 4.363.110, 4.387.444 og 4.408.303. Imidlertid lider disse lageranordninger av forskjellige ulemper, slik som krav til følsomhetsforsterker, komplisert fremstilling, høyt celletall, og dårlig støyimmunitet.
Det er et formål med den foreliggende oppfinnelse å tilveiebringe en ikke-flyktig lagerkrets som inntar den riktige tilstand når kraft tilføres kretsen, uansett de kraft-gjeldende betingelser, og som automatisk sikrer mot til-siktet eller utilsiktet overstyring.
Det er et ytterligere formål med oppfinnelsen å tilveiebringe en lagerkrets som krever en minimal mengde av støttekretser, slik som følsomhetsforsterkere.
Det er et annet formål med oppfinnelsen å tilveiebringe en lagerkrets som minsker den elektriske effekt som kreves for kretsens operasjon.
Det er nok et formål ved oppfinnelsen å tilveiebringe en ikke-flyktig lagerkrets som har lave effektbehov, liten cellestørrelse, høy støyimmunitet og god datatllbakehold-else.
Ifølge de foregående formål med oppfinnelsen, tilveiebringes en ikke-flyktig halvleder lagerenhet av den innledningsvis nevnte type og som kjennetegnes, ifølge oppfinnelsen, ved at første ladningsmiddel er koplet til den flytende porten hos nevnte første flytende-port MOSFET-anordning og tilpasset til å plassere enten en netto positiv eller en netto negativ ladning på nevnte flytende port slik at nevnte første flytende-port MOSFET-anordning er selektivt opererbar i utarmingsmodusen eller i anrikingsmodusen,
at andre ladningsmiddel er koplet til den flytende porten av nevnte andre flytende-port MOSFET-anordning og tilpasset til å plassere enten en netto positiv eller en netto negativ ladning på nevnte flytende port slik at nevnte andre flytende-port MOSFET-anordning er selektivt opererbar i anrikingsmodusen eller i utarmingsmodusen, og
at datainngangsmiddel er koplet til nevnte første og andre ladningsmidler og nevnte styreporter hos nevnte første og nevnte andre flytende-port MOSFET-anordninger.
Ytterligere kjennetegnende trekk ved oppfinnelsen vil fremgå av de etterfølgende patentkrav, samt av de forskjellige formål, trekk og fordeler ved oppfinnelsen vil lett forståes av fagfolk fra den etterfølgende detaljerte beskrivelse lest i forbindelse med vedlagte tegninger, hvor: Fig. la er en skjematisk tegning av en foretrukket utfør-elsesform av oppfinnelsen, med en programmerende krets tilføyet slik at den sammensatte kretsen ligner en "D"-type vippe, som skjematisk vist i fig. lb. Fig. 2 er et tverrsnittriss som illustrerer strukturen i flytende-port transistorer med tunneloksldkonden-satorer anvendt i den foretrukne utførelsesform.
Fig. 3(a-h) viser bølgeformer av spenningen ved forskjellige punkter i kretsen i fig. la som en funksjon av tid.
Hensikten med det ikke-flyktige lager er å lagre data, og å beholde slike data hvis krafttilførselen avbrytes. Dessuten vil lageret innta den korrekte tilstand uansett de kraft-gjeldende betingelser.
Idet det henvises til flg. la, er der vist en foretrukket utførelsesform av lagerkretsen, Innbefattende en utvendig krets til å danne en ikke-flyktig "D"-type vippe, som representert i fig. lb. Dette er kun en bruk av oppfinnelsen, og andre anvendelser vil lett fremtre for fagfolk. Den foretrukne utførelsesform er særlig tilpasset fremstilling under anvendelse av CMOS-teknologi, selv om oppfinnelsen kan realiseres ved hjelp av andre teknologier.
Lageret 10 omfatter fire sammenkoplede MOS-transistorer 20, 30, 50 og 70. Transistorene 20, 30 omfatter CMOS P-kanal felteffekttransistorer (FET). Kildene 24, 34 hos transistorene 20, 30 er koplet sammen ved et knutepunkt 12. Styreporten 22 hos transistoren 20 er koplet til drenet 36 hos transistoren 30 ved et knutepunkt 38. På tilsvarende måte er styreelektroden 32 hos transistoren 30 koplet til drenet 26 hos transistoren 20 ved et knutepunkt 28. Slik det er velkjent innkoples P-kanaltransistorene 20, 30 når deres respektive styreporter er på et lavt tilførsels-potensiale Vgg, men utkoples når deres respektive styreporter er ved en høy tilførselsspenning Vnj).
Transistorene 50, 70 omfatter flytende port N-kanal M0SFET. Respektive kondensatorer 56, 76 kopler de respektive flytende porter 52, 72 hos de respektive transistorene 50, 70 til respektive N<+> typeregioner 57, 77 dannet i cellesubstratet. Disse kondensatorer omfatter tunneloksidkapasitanser dannet av den flytende porten og N<+> regioner adskilt av et tynt oksldlag. N<+> regionen 57 hos transistoren 50 er koplet til porten 74 hos transistoren 70 ved et programmeringsknutepunkt 78. På tilsvarende måte er N<+> regionen 77 hos transistoren 70 koplet til styreporten 54 hos transistoren 50 ved et programmeringsknutepunkt 58. Det skal forståes at flytende-port transistorteknologi er velkjent innenfor teknikken, som beskrevet eksempelvis i tidligere nevnte US-patent 4.132.904.
Drenet hos P-kanaltransistoren 20 er forbundet med drenet 60 hos N-kanaltransistoren 50 ved knutepunkt 28. På tilsvarende måte er drenet 36 hos P-kanaltransistoren 30 forbundet med drenet 80 hos N-kanaltransistoren 70 ved knutepunktet 38. De respektive kildene 62, 68 hos transistorene 50, 70 er respektive forbundet med lavspenningstilførselen Vgg. I den foretrukne utførelsesform leses de lagrede DATA UT fra lagerenheten ved knutepunkt 38, og den inverse av de lagrede data, DATA UT utleses fra knutepunkt 28.
Programmeringskretsen 100 omfatter NELLER-porter 110, 120 og inverterer 126. Inngangssignalene til programmeringskretsen 100 omfatter "PROGRAM"" og "DATA INN". I lagerenhetens lesemodus, settes PROGRAM<**> til høy tilførselsspenning Vjjpg, som typisk er ca. +5 volt. Under programmeringsmodusen settes PROGRAM<*> til det "lave" nivået, dvs. det lave tllførselspotensialet Vgg, som kan eksempelvis være 0 volt. Verdien av DATA INN signalet under programmeringsmodusen, når PROGRAM<*> er "lav" etablerer den dataverdi som skal lagres av lageret. For programmering av et "lavt" spenningsnivå på knutepunkt 38, settes DATA INN til "lavt" tilførselspotenslale Vgg. For programmering av et "høyt" spenningsnivå på knutepunkt 38, settes DATA INN til et potensialet V<p>u<p> som er høyere enn potensialet V^g anvendt under lesemodusen, slik at potensialforskjellen mellom Vppp og Vgg typisk er mer enn 12 volt i den foretrukne utførel-sesform, slik det vil bli beskrevet i nærmere detalj nedenfor.
Det vil forståes at, når PROGRAM<*> signalet er på Vjjpg under lesemodusen, vil programmeringskretsen 100 tilveiebringe spenningen Vgg til begge programmeringsknutepunkter 58, 78 og vil tilføre spenningen Vj)jjr til knutepunkt 12. Dette skyldes det faktum at NELLER-portene 110, 130 krever at begge lnngangsslgnaler skal være "lave" for å oppnå et "høyt" utgangssignal. Derfor, med PROGRAM<*> på det "lave" nivået, vil NELLER-portutgangene være "lave" uansett verdien av DATA INN.
Under programmeringsmodusen, med PROGRAM<*> på den "lave" tilstand, dvs. Vgg, vil programmeringskretsen 100 tilveiebringe et "lavt" spenningspotensial Vgg til knutepunktet 12, og vil tilveiebringe komplementære programmeringssignaler til programmeringsknutepunktene 58, 78. De respektive verdier av programmeringssignalene avhenger av verdien av DATA INN. Når således DATA INN er lik VDDP, fremtrer VDD<p >på utgangen av NELLER-porten 110 og tilføres programmeringsknutepunktet 58. I dette tilfellet er det komplementære programmeringssignalet på utgangen av NELLER-porten 120 på den "lave" tilstand og tilføres programmeringsknutepunktet 78. Omvendt, når DATA INN er på det "lave" nivået, inverteres verdiene av de respektive programmeringssignalene, dvs. Vj)Dp tilføres programmer ingsknutepunktet 78, og Vgg tilføres knutepunktet 58.
Den forenklede strukturmessige utforming av en flytende port N-kanaltransistor og N<+> regionen som anvendt i den foretrukne utførelsesform, er vist i fig. 2. Konstruksjonen av flytende port N-kanal CMOS transistorer er velkjent for fagfolk og trenger ikke å beskrives i stor detalj. Regionen 205 omfatter P-type silisium i hvilken sterkt dopede N<+ >regioner B, S, D danner henholdsvis en side av tunneloksid-kapasitansen C^, kilden S, og drenet D. N<+> regionen B danner ikke en del av N-kanal FET'en, idet dens funksjon er å danne en side av tunneloksidkondensatoren. Transistor-porten 240 omfatter et ledende skikt. Isoleringsskiktet 210 separerer den flytende porten 230 fra porten 240. Felt-oksidregionene 235, tunneloksidskiktet 225, og portoksid-skikt 215 separerer den flytende porten 230 fra region 205.
Flytende port 230 er et ledende skikt dannet av polykrystal-linsk N-type silisium som bestandig er ledende. Flytende-port 230 er anbragt hosliggende N<+> regionen B. Tunneloksid-laget 225 mellom den flytende porten og toppoverflaten av region 205 hosliggende N<+> region B er vesentlig tynnere enn portoksidregionen 215 mellom den flytende porten og kanal-regionen hos transistoren. Feltoksidregionen 235 er vesentlig tykkere enn portoksidskiktet 215. Avhengig av den spesielle teknologi med hvilken lageret fremstilles, kan N<+ >regionen B anbringes direkte under tunelloksidskiktet 225, i stedet for hosliggende arealet under tunneloksidet.
Den flytende porten 230, tunneloksidskiktet 225, og N<+ >regionen B danner en tunnel loks idkondensator C-p. Når porten 240 adskilles fra flytende port 230 ved hjelp av isolerende skikt 210, dannes en effektiv kondensator C^. På tilsvarende måte dannes en effektiv kondensator C2 mellom flytende port 230 og region 205, hvilken separeres av oksidregionene 215, 225 og 235. N-kanal flytende port FET vist i fig. 2 krever rett portf orspenningsterskelpotensiale V-p for å "Innkople" transistoren, dvs. å la betydelig strøm flyte mellom kilden S og drenet D.
Når et "høyt" programmeringssignal Vjjdp tilføres et programmer ingsknutepunkt, og N<+> regionen tilkoples Vgs» tilføres en spenning Vp-p over tunneloksidkondensatoren C-p, idet V^-p har en størrelse som er ekvivalent med KVpjpjp, hvor K er kop-lingskoeffisient. Verdien av K er lik verdien Ci/(C^+C2). Således, for polariteten av V^-p vist i fig. la, dvs. målt fra den flytende porten til N<+> regionen, medfører tilfør-Ingen av de komplementære programmerlngsslgnaler Vpjnp til styreelektroden hos en N-kanals transistor og Vgg til N<+ >regionen B hos transistoren i en spenning V^p ekvivalent med +KVnnp over tunneloksldkapasitansen. Den omvendte situa-sjon, med <V>gg tilført porten og Vj)p)p til N<+> regionen B, resulterer i en spenning V^-p ekvivalent med -KVnpjp. Som et resultat av valget av fremstilllngsparameterene som defin-erer og C2» har koeffisienten K typisk en verdi av 0,8 i den foretrukne utførelsesform.
Under programmeringsmodusen bevirker spenningen Vppp tunneleffekt på bærerene gjennom tunneloksldkapasitansen. Populasjonen av bærere som overføres ved tunneleffekt er proporsjonal med V^p (log(programmeringstid)). Således, for å minske den ønskede programmeringstid, dvs. den tid som anordningen må få bli i programmeringsmodusen for å programmere anordningen til den ønskede tilstand, kan nivået av VjjDP økes. I den foretrukne utførelsesform overskrider potensialforskjellen mellom Vpjpjp og Vgg typisk +12 volt.
Det vil være tydelig for fagfolk at når +KVj)jjp tilføres over tunneloksidkondensatoren, vil elektronbærere tunnelbevege seg gjennom oksidlaget 225 fra N<+> regionen B til den flytende porten 230. Dette vil resultere i en netto negativ ladning på den flytende porten 230 som vil vedvare når V^-p bringes til null. Denne negative ladning vil forskyve den normale terskelspenningen hos N-kanaltransistoren slik det sees fra porten 240 til en mer positiv terskel, godt inn i anrikingsmodusen.
Omvendt, når en negativ spenning -KV^jjp tilføres over tunneloksidkondensatoren C-p, vil elektroner tunnelbevege seg fra den flytende porten 230 til N<+> regionen B. Denne minskning i elektronbærertetthet i den flytende porten vil vedvære etter at V^-p er bragt til null. Den resulterende netto positive ladning på den flytende porten vil forskyve terskelspenningen i en negativ retning, godt inn i deplesjonsmodusen, dvs. med anordningen lnnkoplet selv med null styreelektrodeforspenning.
Under lesemodusen, vil det kunne sées at spenningen påført over tunneloksidkondensatoren er null, hvilket muliggjør datatilbakeholdelse. Tunneleffekten er ubetydelig, hvilket fører til meget lange tilbakeholdelsestider (av størrelses-orden 10 år eller lenger), ettersom ingen spenning tilføres over tunneloksidkondensatoren, og anordningene forblir programmert til deres respektive deplesjons- og forøkelses-tilstander.
Som beskrevet blir en N-kanaltransistor som har V^p tilført sin styreport programmert til en positiv terskelspennlng V-p (anriking). I anrikingsmodusen må en positiv ekstern spenning tilføres styreporten for å innkople transistoren. Med sin styreport på Vgg, vil transistoren være utkoplet. N-kanalanordningen med Vgg nivåspenningen tilført sin styreport programmeres til en negativ terskelspennlng (deplesjon). Med sin styreport jordet, vil transistoren være lnnkoplet.
Som det vil sees med henvisning til bølgeformen i fig. 3 (a-h) er, under lesemodusen, PROGRAM<*> på Vjjjjjj. Dette tvinger begger N-kanalportene 54, 74 og N<+> regionene 57, 77 til Vgg. Under programmeringsmodusen, når PROGRAM<*> bringes til Vgg, og DATA INN er VDDP (logisk "1"), drives porten 74 hos transistoren 70 og N<+> regionen 57 hos transistoren 50 til +Vj)Dp. Porten 54 hos transistoren 50 og N<+> regionen 77 hos transistoren 70 drives til Vgg. Ettersom også PROGRAM<* >tilførs knutepunkt 12, trekker lagerenheten ikke noen strøm under programmerIngsmodusen. En spenning lik i størrelse med KVddp plasseres derfor over tunneloksidskiktet hos hver transistor, idet polariteten av spenningen som tilføres de to N-kanaltransistorene 50, 70 er komplementære, som angitt ovenfor.
Under lesemodusen, PROGRAM<*> er på VnnRt energiseres lagerenheten og begge N-kanalportene 54, 74 bringes til Vgg. Deplesjons N-kanaltransistoren vil bli lnnkoplet, forøkelses N-kanaltransistoren vil bli utkoplet, og lagerenheten vil innta sin eneste stabile tilstand. Hvis transistoren 50 er i deplesjonsmodusen (DATA INN er på V<p>n<p> under programmer ingsmodusen ) , vil den bli lnnkoplet under lesemodusen, og transistoren, i forøkelsesmodusen, vil bli utkoplet. DATA UT knutepunktet 38 vil bli trukket til VDdr ved hjelp av ledende transistor 30, som lnnkoples, ettersom dens port koples til drenet for den ledende transistoren 50 og derfor er på Vgg potensialet. Transistoren 20 vil bli utkoplet, ettersom dens port er koplet til knutepunktet 38, og DATA UT knutepunktet 28 vil bli drevet til Vgg. Ettersom transistorene 20 og 70 begge er utkoplet, trekkes ingen likestrøm under lesemodusen.
Hvis DATA INN er på Vss (logisk "0") under programmer ings-modusen, inverteres så spenningsnivåene og transistor-tilstandene fra det som er beskrevet ovenfor. Transistorene 30 og 50 vil bli utkoplet, DATA UT vil være på Vgg (logisk "0"), og DATA UT vil være på VDDR (logisk "1").
Den foretrukne utførelsesform av oppfinnelsen trekker ingen likestrøm og inntar den korrekte tilstand under både hurtige og sakte effektrådende forhold. Lagerenheten kan ikke "vippes over" ved å sette den til den gale tilstanden, hvilket Illustrerer den høye støyimmuniteten hos kretsen. Meget små tilførselsspennlnger (eksempelvis 13 volt ved ett millisekund) er i stand til å programmere enheten.
Den foretrukne utførelsesform lagrer en bit av data ikke-flyktig, og krever ikke eksterne følingsforsterkere for å hjelpe til med å drive kretsen inn i den riktige tilstand. Kretsen tilveiebringer logiske utsignaler, dvs. enten på VDDR eller Vss, når effekt tilføres. Lageret kan fremstilles på en effektiv måte, under anvendelse av den samme teknologi som anvendes til å konstruere andre elementer av anordningen, slik som EEPROM i hvilken lageret innbefattes.
Selv om oppfinnelsen er blitt beskrevet i sammenheng med en "D"-type vippe lagercelle, kan oppfinnelsen lett tilpasses mange andre applikasjoner som krever et ikke-flyktig lager. Eksempelvis kan oppfinnelsen tilpasses slike anvendelser som ikke-flyktige tellere eller kodede sikkerhetsanordninger som krever at en forutbestemt kode innføres i anordningen for å tillate adgang (slik som garasjedøråpnere).
Det forstås at ovenfor beskrevne utførelsesform kun er illustrerende for kun én av de mange mulige spesielle utførelsesformer som kan representere anvendelser av prinsippene ifølge foreliggende oppfinnelse. Eksempelvis kan N- og P-kanalanordninger omsnues, slik at de ikke-flyktige anordninger er P-kanal flytende-port anordninger, og P-kanaltransistorene ifølge den foretrukne utførelsesform ville være N-kanaltransistor. Polaritetsomsnulnger ville kreves. F.eks. ville programmeringskretsen være tilpasset til å gl en spenning Vnnp til portene hos de ikke-f lyktige anordninger under programmeringsmodusen. Fagfolk vil lett forstå de forskjellige endringer i den foretrukne utførel-sesform når P-kanal flytende-port transistorer anvendes som de ikke-flyktige anordninger.
Videre skal det forstås at programmeringskretsen som anvendes i den foretrukne utførelsesform kun er Illustrerende. Mange andre kretser kan forestilles for å programmere lageret, innbefattende kretser til å programmere lageret i to eller flere trinn. Således kunne eksempelvis enten portene hos de ikke-flyktige anordninger eller N<+> regionene sammenkoples, med N<+> regionene eller portene som ikke er sammenkoplet dannende to ytterligere programmeringsknutepunkter. I det første programmeringstrlnnet bringes de tilkoplede knute-punkter til et høyt potensiale, og de ytterligere to programmeringsknutepunktene tvinges til et lavt potensiale for å programmere begge ikke-flyktige anordninger til den samme tilstanden. I det andre programmeringstrinnet, drives det andre og tredje programmeringsknutepunkt ved hjelp av komplementære programmeringssignaler til å reversere tilstanden for en ikke-flyktig anordning.
Fagfolk vil lett kunne forestille seg tallrike og varierte andre løsninger ifølge disse prinsipper uten dermed å avvike fra oppfinnelsens ide og omfang.

Claims (11)

1. Ikke-flyktig halvlederlagerenhet som har første og andre kretsgrener koplet i parallell, og som har første og andre metall-oksld-halvlederfelteffekttranslstor (MOSFET) anordninger (20, 30) som er anbragt henholdsvis 1 nevnte første og andre kretsgrener, idet den respektive port (22, 32) hos hver MOSFET-anordning (20, 30) er krysskoplet med det respektive dren (36, 26) hos den andre av nevnte MOSFET-anordninger (30, 20), og har første og andre flytende-port MOSFET-anordninger (50, 70) som hver har en styreport (54, 74) og en Isolert flytende port (52, 72), anbragt henholdsvis 1 nevnte første og andre kretsgrener med deres kilde (62, 82) og dren (60, 80) koplet 1 serie med kilden (24, 34) og drenet (26, 36) hos nevnte respektive første og andre MOSFET-anordninger (20, 30), karakterisert ved at første ladningsmiddel (56) er koplet til den flytende porten (52) hos nevnte første flytende-port MOSFET-anordning (50) og tilpasset til å plassere enten en netto positiv eller en netto negativ ladning på nevnte flytende port (52) slik at nevnte første flytende-port MOSFET-anordning (50) er selektivt opererbar i utarmingsmodusen eller 1 anrikingsmodusen, at andre ladningsmiddel (76) er koplet til den flytende porten (72) av nevnte andre flytende-port MOSFET-anordning (70) og tilpasset til å plassere enten en netto positiv eller en netto negativ ladning på nevnte flytende port (72) slik at nevnte andre flytende-port MOSFET-anordning (70) er selektivt opererbar i anrikingsmodusen eller 1 utarmingsmodusen, og at datainngangsmiddel (100) er koplet til nevnte første og andre ladningsmldler (56, 76) og nevnte styreporter (54, 74) hos nevnte første og nevnte andre flytende-port MOSFET-anordninger (50, 70).
2. Lagerenhet som angitt 1 krav 1, karakterisert ved at nevnte første og andre ladnlngsmldler (56, 76) hver omfatter en tynn dlelektrlsk region (225) anbragt hosliggende den respektive flytende port (52, 72; 230) hos nevnte første og andre flytende-port MOSFET-anordninger (50, 70), og at, under en lagerenhetsprogrammeringsmodus, hver av nevnte ladnlngsmldler (56, 76) er tilpasset til å gi en potensialforskjell over nevnte tynne dielektriske region (225), og at retningen av bærertunneleffekt er avhengig av polariteten av nevnte potensialforskjell.
3. Lagerenhet som angitt i krav 2, karakterisert ved at hvert av nevnte ladnlngsmldler (56, 76) dessuten omfatter en halvlederregion (57, 77; B) hosliggende nevnte tynne dielektriske region (225), idet nevnte halvlederregion (57, 77; B) er tilpasset til å tilføre ladningsbærere.
4. Lagerenhet som angitt i krav 3, karakterisert ved at hver av styreportene (54, 74) hos nevnte flytende-port MOSFET-anordninger (50, 70) er respektivt krysskoplet til respektive halvlederregion (77, 57) hos ladningsmidlet (76, 56) koplet til den andre av nevnte flytende-port MOSFET-anordninger (70, 50).
5. Lagerenhet som angitt i krav 2, karakterisert ved at nevnte første og andre grener er sammenkoplet ved kildene (24, 34) av nevnte første og andre MOSFET-anordninger (20, 30), og at nevnte lagerenhet dessuten omfatter programmeringsmiddel (130, Vgs) tilpasset til å bringe nevnte kilder (24, 34) av nevnte første og andre MOSFET-anordninger (20, 30) til i alt vesentlig den samme spenningen som kildene (62, 82) av nevnte første og nevnte andre flytende-port MOSFET-anordninger (50, 70) under nevnte lagerenhets programmerlngsmodus, hvorved i alt vesentlig ingen likestrøm flyter gjennom nevnte første og andre kretsgrener under nevnte programmeringsmodus.
6. Lagerenhet som angitt i krav 1, karakterisert ved at nevnte første og andre MOSFET-anordninger (20, 30) omfatter P-kanal MOSFET-anordninger, og nevnte første og andre flytende-port MOSFET-anordninger (50, 70) omfatter N-kanal flytende-port MOSFET-anordninger.
7. Lagerenhet som angitt 1 krav 1, karakterisert ved at nevnte første og andre MOSFET-anordninger (20, 30) omfatter N-kanal MOSFET-anordninger, og nevnte første og andre flytende-port MOSFET-anordninger (50, 70) omfatter P-kanal flytende-port MOSFET-anordninger.
8. Lagerenhet som angitt i krav 1, karakterisert ved at nevnte første og andre kretsgrener hver omfatter første og andre P-kanal metall-oksid-halvleder felteffekt-transistor (MOSFET) anordninger (20, 30) som respektive er anbragt i nevnte første og andre kretsgrener, idet den respektive port (22, 32) hos hver P-kanal MOSFET-anordning (20, 30) er krysskoplet med det respektive dren (36, 26) hos den andre av nevnte P-kanal MOSFET-anordninger (30, 20), at nevnte første og andre kretsgrener hver omfatter første og andre N-kanal flytende-port MOSFET-anordninger (50, 70), som hver har en styreport (54, 74 ) og en isolert flytende port (52, 72), anbragt henholdsvis i nevnte første og andre kretsgrener med deres kilde (62, 82) og dren (60, 80) koplet i serie med nevnte respektive første og andre P-kanal MOSFET-anordninger (20, 30), at det første ladningsmiddelet (56) er koplet til den flytende porten (52) av nevnte første N-kanal MOSFET-anordning (50) og tilpasset til å plassere enten en netto positiv eller netto negativ ladning på nevnte flytende port (52) slik at nevnte første N-kanal MOSFET-anordning (50) er selektivt opererbar 1 utarmings modusen eller 1 anrikingsmodusen, og at det andre ladningsmiddelet (76) er koplet til den flytende porten (72) hos nevnte andre N-kanal MOSFET-anordning (70) og tilpasset til å plassere enten en netto positiv eller en netto negativ ladning på nevnte flytende port (72) slik at nevnte andre N-kanal MOSFET-anordning (70) er selektivt opererbar i anrikingsmodusen eller i utarmingsmodusen.
9. Lagerenhet som angitt i krav 8, karakterisert ved at hver av nevnte ladnlngsmldler (56, 76) omfatter: tynt isolatormlddel (225) anbragt hosliggende den flytende porten (52, 72; 230) av respektive N-kanalanordning (50, 70), og en N<+> halvlederregion (57, 77; B) anbragt hosliggende nevnte isolatormlddel (225) hvorved hvert av nevnte ladnlngsmldler (56, 76) omfatter en tunnelkondensator dannet ved hjelp av nevnte flytende port (52, 72; 230), nevnte tynne isolatormlddel (225), og nevnte N<+> halvlederregion (57, 77; B).
10. Lagerenhet som angitt i krav 9, karakterisert ved at nevnte første og andre ladnlngsmldler (56, 76) er tilpasset slik at en potensialforskjell utvikles mellom nevnte respektive flytende porter (52, 72) og nevnte respektive N<+> regioner (57, 77) for derved å indusere ladningsbærer tunneleffekt gjennom nevnte respektive tunnelkondensator.
11. Lagerenhet som angitt 1 krav 10, karakterisert ved at de respektive styreporter (54, 74) hos nevnte første og andre N-kanal MOSFET-anordninger (50, 70) er krysskoplet til de respektive N<+> halvlederregionene (77, 57) hos nevnte tunnelkondensatormiddel koplet til den flytende porten (72, 52) hos den andre N-kanal MOSFET-anordningen (70, 50).
NO85853815A 1984-02-17 1985-09-27 Ikke-flyktig halvleder lagerenhet. NO166986C (no)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/581,482 US4571704A (en) 1984-02-17 1984-02-17 Nonvolatile latch
PCT/US1985/000174 WO1985003798A1 (en) 1984-02-17 1985-02-05 Nonvolatile latch

Publications (3)

Publication Number Publication Date
NO853815L NO853815L (no) 1985-09-27
NO166986B true NO166986B (no) 1991-06-10
NO166986C NO166986C (no) 1991-09-18

Family

ID=24325382

Family Applications (1)

Application Number Title Priority Date Filing Date
NO85853815A NO166986C (no) 1984-02-17 1985-09-27 Ikke-flyktig halvleder lagerenhet.

Country Status (15)

Country Link
US (1) US4571704A (no)
EP (1) EP0172879B1 (no)
JP (1) JPH0732241B2 (no)
AT (1) ATE43452T1 (no)
AU (1) AU564114B2 (no)
DE (1) DE3570546D1 (no)
DK (1) DK163392C (no)
ES (1) ES8701405A1 (no)
HK (1) HK76089A (no)
IL (1) IL74219A (no)
IN (1) IN162453B (no)
IT (1) IT1182206B (no)
NO (1) NO166986C (no)
SG (1) SG41689G (no)
WO (1) WO1985003798A1 (no)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4780750A (en) * 1986-01-03 1988-10-25 Sierra Semiconductor Corporation Electrically alterable non-volatile memory device
US4748593A (en) * 1986-09-08 1988-05-31 Ncr Corporation High speed nonvolatile memory cell
US4858185A (en) * 1988-01-28 1989-08-15 National Semiconductor Corporation Zero power, electrically alterable, nonvolatile latch
US5051951A (en) * 1989-11-06 1991-09-24 Carnegie Mellon University Static RAM memory cell using N-channel MOS transistors
US5097449A (en) * 1990-03-15 1992-03-17 Vlsi Technology, Inc. Non-volatile memory structure
JPH04232695A (ja) * 1990-08-06 1992-08-20 Hughes Aircraft Co Ｅｅｐｒｏｍアナログスイッチ
US5682345A (en) * 1995-07-28 1997-10-28 Micron Quantum Devices, Inc. Non-volatile data storage unit method of controlling same
US5627784A (en) * 1995-07-28 1997-05-06 Micron Quantum Devices, Inc. Memory system having non-volatile data storage structure for memory control parameters and method
US5801985A (en) 1995-07-28 1998-09-01 Micron Technology, Inc. Memory system having programmable control parameters
US5578515A (en) * 1995-11-06 1996-11-26 Hughes Aircraft Company Method for fabricating gate structure for nonvolatile memory device comprising an EEPROM and a latch transistor
US5793775A (en) * 1996-01-26 1998-08-11 Micron Quantum Devices, Inc. Low voltage test mode operation enable scheme with hardware safeguard
JPH11143379A (ja) * 1997-09-03 1999-05-28 Semiconductor Energy Lab Co Ltd 半導体表示装置補正システムおよび半導体表示装置の補正方法
US6141247A (en) * 1997-10-24 2000-10-31 Micron Technology, Inc. Non-volatile data storage unit and method of controlling same
US6163492A (en) * 1998-10-23 2000-12-19 Mosel Vitelic, Inc. Programmable latches that include non-volatile programmable elements
US6362675B1 (en) 1999-07-12 2002-03-26 Ramtron International Corporation Nonvolatile octal latch and D-type register
ITRM20010556A1 (it) * 2001-09-12 2003-03-12 Micron Technology Inc Decodificatore per decodificare i comandi di commutazione a modo di test di circuiti integrati.
US7145370B2 (en) * 2003-09-05 2006-12-05 Impinj, Inc. High-voltage switches in single-well CMOS processes
US7388420B2 (en) * 2004-03-30 2008-06-17 Impinj, Inc. Rewriteable electronic fuses
US7242614B2 (en) * 2004-03-30 2007-07-10 Impinj, Inc. Rewriteable electronic fuses
US7177182B2 (en) * 2004-03-30 2007-02-13 Impinj, Inc. Rewriteable electronic fuses
US7283390B2 (en) 2004-04-21 2007-10-16 Impinj, Inc. Hybrid non-volatile memory
US8111558B2 (en) * 2004-05-05 2012-02-07 Synopsys, Inc. pFET nonvolatile memory
US7257033B2 (en) * 2005-03-17 2007-08-14 Impinj, Inc. Inverter non-volatile memory cell and array system
US7679957B2 (en) * 2005-03-31 2010-03-16 Virage Logic Corporation Redundant non-volatile memory cell
KR100610490B1 (ko) * 2005-06-17 2006-08-08 매그나칩 반도체 유한회사 Ｅｅｐｒｏｍ 셀 및 ｅｅｐｒｏｍ 블록
US8122307B1 (en) 2006-08-15 2012-02-21 Synopsys, Inc. One time programmable memory test structures and methods
KR100812520B1 (ko) * 2007-02-06 2008-03-11 매그나칩 반도체 유한회사 반도체 메모리 장치
US7719896B1 (en) 2007-04-24 2010-05-18 Virage Logic Corporation Configurable single bit/dual bits memory
US7894261B1 (en) 2008-05-22 2011-02-22 Synopsys, Inc. PFET nonvolatile memory

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3618053A (en) * 1969-12-31 1971-11-02 Westinghouse Electric Corp Trapped charge memory cell
JPS51117838A (en) 1975-04-10 1976-10-16 Shindengen Electric Mfg Co Ltd Semiconductor memory device
JPS52141093A (en) 1976-05-19 1977-11-25 Nippon Koinko Kk Low frequency curing device
US4132904A (en) * 1977-07-28 1979-01-02 Hughes Aircraft Company Volatile/non-volatile logic latch circuit
US4103348A (en) * 1977-08-29 1978-07-25 Westinghouse Electric Corp. Volatile and nonvolatile random access memory cell
CH625075A5 (no) * 1978-02-22 1981-08-31 Centre Electron Horloger
US4185319A (en) * 1978-10-04 1980-01-22 Rca Corp. Non-volatile memory device
US4207615A (en) * 1978-11-17 1980-06-10 Intel Corporation Non-volatile ram cell
IT1224062B (it) * 1979-09-28 1990-09-26 Ates Componenti Elettron Metodo di programmazione per una memoria a semiconduttore non volatile elettricamente alterabile
GB2063601B (en) 1979-11-12 1984-02-29 Hughes Microelectronics Ltd Non-volatile semiconductor memory circuits
US4387444A (en) * 1980-07-07 1983-06-07 Hughes Aircraft Company Non-volatile semiconductor memory cells
US4388704A (en) * 1980-09-30 1983-06-14 International Business Machines Corporation Non-volatile RAM cell with enhanced conduction insulators
US4403306A (en) * 1980-10-22 1983-09-06 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor memory operable as static RAM or EAROM
US4363110A (en) * 1980-12-22 1982-12-07 International Business Machines Corp. Non-volatile dynamic RAM cell
US4467451A (en) * 1981-12-07 1984-08-21 Hughes Aircraft Company Nonvolatile random access memory cell
US4408303A (en) * 1981-12-28 1983-10-04 Mostek Corporation Directly-coupled and capacitively coupled nonvolatile static RAM cell

Also Published As

Publication number Publication date
IT1182206B (it) 1987-09-30
EP0172879B1 (en) 1989-05-24
IT8547694A1 (it) 1986-08-15
NO853815L (no) 1985-09-27
DK163392B (da) 1992-02-24
JPH0732241B2 (ja) 1995-04-10
JPS61501356A (ja) 1986-07-03
ES8701405A1 (es) 1986-11-16
AU3939085A (en) 1985-09-10
EP0172879A1 (en) 1986-03-05
AU564114B2 (en) 1987-07-30
DK401885A (da) 1985-09-03
IN162453B (no) 1988-05-28
HK76089A (en) 1989-09-29
ATE43452T1 (de) 1989-06-15
WO1985003798A1 (en) 1985-08-29
US4571704A (en) 1986-02-18
IT8547694A0 (it) 1985-02-15
DK163392C (da) 1992-08-03
IL74219A (en) 1988-04-29
NO166986C (no) 1991-09-18
SG41689G (en) 1990-01-26
DK401885D0 (da) 1985-09-03
ES540446A0 (es) 1986-11-16
DE3570546D1 (en) 1989-06-29

Similar Documents

Publication Publication Date Title
NO166986B (no) Ikke-flyktig halvleder lagerenhet.
US5276646A (en) High voltage generating circuit for a semiconductor memory circuit
US6122191A (en) Semiconductor non-volatile device including embedded non-volatile elements
US5097449A (en) Non-volatile memory structure
US6421293B1 (en) One-time programmable memory cell in CMOS technology
US6521958B1 (en) MOSFET technology for programmable address decode and correction
US5594687A (en) Completely complementary MOS memory cell with tunneling through the NMOS and PMOS transistors during program and erase
EP0347909B1 (en) Nonvolatile memory circuit device performing stable operation in wide range of power source voltage level
EP0515039A2 (en) A complementary low power non-volatile reconfigurable eecell
US5616942A (en) Flash EEPROM cell and manufacturing methods thereof
KR100682173B1 (ko) 비휘발성 반도체 메모리 장치
US7139195B2 (en) EEPROM memory comprising a non-volatile register integrated into the memory array thereof
US4387444A (en) Non-volatile semiconductor memory cells
JPH104148A (ja) 強誘電体メモリ
US5572464A (en) Semiconductor memory device and method of using the same
EP0377840B1 (en) Nonvolatile semiconductor memory device having reference potential generating circuit
KR930008413B1 (ko) 반도체기억장치
US7746695B2 (en) Non-volatile semiconductor latch using hot-electron injection devices
JP4955340B2 (ja) 半導体記憶装置
KR100389173B1 (ko) 임계값 전위의 변경이 가능한 인버터
US5198998A (en) Erasable programmable read only memory
JPH0584598B2 (no)
KR20010013737A (ko) 비휘발성 반도체 저장 장치용 구동 회로
US5757713A (en) Adjustable write voltage circuit for SRAMS
EP0377841B1 (en) Semiconductor integrated circuit capable of preventing occurrence of erroneous operation due to noise