DK163392B - Ikke-flygtig halvleder-hukommelsesenhed - Google Patents

Ikke-flygtig halvleder-hukommelsesenhed Download PDF

Info

Publication number
DK163392B
DK163392B DK401885A DK401885A DK163392B DK 163392 B DK163392 B DK 163392B DK 401885 A DK401885 A DK 401885A DK 401885 A DK401885 A DK 401885A DK 163392 B DK163392 B DK 163392B
Authority
DK
Denmark
Prior art keywords
floating
mosfet
control electrode
memory unit
charging
Prior art date
Application number
DK401885A
Other languages
English (en)
Other versions
DK163392C (da
DK401885D0 (da
DK401885A (da
Inventor
Frank J Bohac Jr
Original Assignee
Hughes Aircraft Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hughes Aircraft Co filed Critical Hughes Aircraft Co
Publication of DK401885D0 publication Critical patent/DK401885D0/da
Publication of DK401885A publication Critical patent/DK401885A/da
Publication of DK163392B publication Critical patent/DK163392B/da
Application granted granted Critical
Publication of DK163392C publication Critical patent/DK163392C/da

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Surgical Instruments (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Particle Formation And Scattering Control In Inkjet Printers (AREA)
  • Debugging And Monitoring (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Peptides Or Proteins (AREA)
  • Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
  • Amplifiers (AREA)
  • Semiconductor Memories (AREA)
  • Agricultural Chemicals And Associated Chemicals (AREA)
  • Treating Waste Gases (AREA)
  • Organic Low-Molecular-Weight Compounds And Preparation Thereof (AREA)

Description

i
DK 163392 B
Nærværende opfindelse omhandler halvleder-hukom-melseskredse og mere specifikt elektronisk programmerbare ikke-flygtige hukommelsesenheder.
Elektronisk sietbare og programmerbare read-only 5 hukommelser (EEPROMS) fremstilles nu med ekstra pladser i hukommelsen, eksempelvis rækker eller søjler, for at opnå en forbedret ydelsesevne. Defekte steder kan korrigeres ved, at erstatte dem med nogle af de ekstra pladser, som er ledige. Por at korrektionerne skal kunne bi-10 beholdes, er det nødvendigt, at placeringen af disse defekter og fejl lagres ved hjælp af en ikke-flygtig teknik, dvs. informationen må ikke forsvinde, når strømforsyningen til hukommelseskredsen fjernes.
Der kendes mindst to nuværende teknikker til 15 ikke-flygtig lagring af placeringen af defekter. Begge teknikker går ud på, at ledende baner eller sikringer i hukommelseskredsen skal afbrydes for permanent at kunne lagre disse data. En teknik, kendt som laser-link teknikken, omfatter brugen af en gennemtrængende laserstrå-20 le, som selektivt kan afbryde sikringerne. En ulempe ved denne teknik er, at apparaturet er meget dyrt. En anden teknik kendt som smeltbare sikringers metode går ud på, at en sikring smeltes over ved at lade en relativ kraftig strøm passere forbindelsen. En ulempe ved denne tek-25 nik er, at den ikke udnytter kredsens areal effektivt, da kredsløbene som bruges til at oversmelte sikringerne optager en betydelig del af kredsens areal. Begge de nævnte teknikker kræver jævnstrøm, med mindre der bruges to sikringer for hver bit, hvilket gør dem mindre anven-30 delige sammen med CMOS-kredse.
U.S. patent nr. 4.403.306 fremviser en halvleder-hukommelse, som kan anvendes enten som en statisk RAM eller en EAROM. Ved anvendelse som EAROM har man en ikke-flygtig hukommelse. Ikke-flygtige data lagres ved at 35 udnytte hysterese-egenskaberne ved tærskelspændingen Vtl i to sammenhørende N-MNOS transistorer (N-metal-ni-
DK 163392B
2 trid-oxid-silicium). En af transistorerne arbejder ved udtømning af ladninger (depletion mode) og har en negativ tærskelspænding og er ledende, når dens gate (styreelektrode) -spænding er 0 volt, medens den anden transi-5 stor arbejder ved tilførsel af ladninger (enhancement-mode) og har en positiv tærskelspænding og er ikke-le-dende, når dens gatespænding er 0 volt. Hukommelsesenheden har en nominel forsyningsspænding på + 5 volt og der kræves separate spændingsimpulser på -28 og +28 volt for 10 henholdsvis at slette eller skrive de ikke-flygtige data.
Hukommelsesenheden ifølge nævnte US patentskrift holder et relativt stort antal celler og hver celle indeholder otte transistorer og to dioder. Da dioderne er 15 forspændt i lederetningen, når enheden arbejder som RAM, skal dioderne være isoleret fra hvert af de øvrige halvledermaterialer. Dette øger kompleksiteten ved cellens fremstilling og kræver mindst en yderligere maské for at opnå denne isolation. Kredsens støjtolerance vil være 20 nedsat, da spændingsudsvinget over cellen mellem dens logiske høje værdi og dens logiske lave værdi går mellem 0 volt og op til: Vcc minus diodespændingsfaldet. Der kræves spændingsimpulser på begge sider af 0 volt (± 28 volt) til programmering og denne foregår i to trin: 25 sletning og programmering. Forholdene ved kapaciteter skal styres nøje for at undgå, at nabo-NMOS-transistoren påvirkes, når den første transistor programmeres. Dvs. hukommelsesenheden ifølge nævnte patentskrift forekommer at være temmelig kompleks, både hvad angår fabrikation 30 og anvendelse.
U.S. patent 4.132.904 fremviser en dels flygtig dels ikke flygtig latchkreds, hvor to grene i kredsløbet hver består af en field-effect-transistor serieforbundet med en field-effect-transistor, som har potentialemæs-35 sigt svævende gate-tilslutning. Styregate-tilslutningen for transistorerne med svævende gate er krydsforbundet
DK 163392B
3 til samlingspunkterne mellem de tilsvarende transistorer i den anden gren. Denne kreds kan programmeres til at antage en ønsket tilstand, når der tændes for kredsløbet, men den kan også bruges som en almindelig hukommel-5 seskreds, hvis data kan ændres, hvis man udefra tilsigtet bringer de indre spændingsniveauer ud af funktion.
Andre ikke-flygtige hukommelsesenheder fremvises i U.S. patenterne 3.618.053; 4.102.348; 4.185.319; 4.207.615; 4.228.527; 4.357.685; 4.363.110; 4.387.444 og 10 4.408.303. Men disse hukommelsesenheder lider af diverse ulemper såsom nødvendigheden af føle-forstærkere, vanskelig fabrikation, højt komponentantal i kredsen og for stor følsomhed overfor støj.
Patentansøgningen EP-A-0028935 handler om en 15 ikke-flygtig halvlederhukommelsesenhed af den type, der er angivet i indledningen til nærværende krav 1. FATMOS-transistorerne i en sådan enhed burde ikke fungere med ladningstilførsel (enhancementmode), men hvis de gør det, vil der være kraftig lækstrøm, hvilket er uhen-20 sigtsmæssigt, hvad angår effektforbruget.
Strukturen for en særlig svævende-gate-transistor findes beskrevet i JP-A-51.117838.
Nærværende opfindelse omhandler en ikke-flygtig halvleder-hukommelsesenhed, som antager en ønsket til-25 stand, når kredsen tilsluttes strømforsyning uafhængigt af, hvilket forløb denne tilslutning udviser, og som automatisk sikrer mod tilsigtet eller utilsigtet "overriding" .
Formålene med opfindelsen er følgende: 30 - at få en halvleder-hukommelsesenhed som kræver et minimum af støttekredse såsom føle-forstærkere, - at få en halvleder-hukommelsesenhed som minimerer strømforbrug til styring af kredsen, - at få en ikke-flygtig halvleder-hukommelsesen-35 hed med lavt strømforbrug, lille komponentstørrelse, høj støj tolerance, og god bevarelse af data.
DK 163392 B
4
Med henblik herpå er en ikke-flygtig halvleder-hukommelsesenhed af den art, der har en første og en anden gren som sidder i parallel og omfatter en første og en anden metal-oxid-halvleder felteffekt-transistorenhed 5 (MOSFET), sonr er anbragti henholdsvis første og anden af de nævnte grene i kredsløbet, og hvor den respektive gate på hver MOSFET-enhed er krydskoblet til det tilsvarende dræn på den anden af de nævnte MOSFET-enheder, en første og en anden svævende-gate MOSFET-enhed, som hver 10 har en styreelektrode og en isoleret, svævende gate, og som er anbragt henholdsvis i nævnte første og anden kredsløbsgren, og hvis kildetilslutninger og dræntilslutninger sidder i serie med en tilsvarende kilde og dræn på de nævnte første og anden MOSFET-enheder ifølge 15 opfindelsen ejendommelig ved et første middel til opladning forbundet til den svævende gate på nævnte første svævende-gate MOSFET-enhed og indrettet så der kan placeres enten en netto positiv eller en netto negativ ladning på nævnte svævende-gate, således at nævnte første 20 svævende-gate MOSFET-enhed valgbart kan bringes til at arbejde enten i sit depletion-område eller sit enhancement område, et andet middel til opladning forbundet til den svævende-gate på nævnte anden svævende-gate MOSFET-enhed og indrettet så der kan placeres enten en netto 25 positiv eller en netto negativ ladning på nævnte svævende gate, således at nævnte anden svævende-gate MOSFET-enhed valgbart kan bringes til at arbejde enten i sit enhancement-område eller i sit depletion-område, og midler til dataindlæsning som er forbundet til nævnte før-30 ste og andet middel til opladning og til nævnte styreelektroder på nævnte første og anden svævende-gate MOSFET-enheder.
Herved opnås en række fordele: denne hukommelsesenhed trækker ingen jævnstrøm, den kræver ingen følefor-35 stærker til dataaflæsning, og den kan kobles ind i korrekt tilstand, uanset "power up"-betingelserne, og, som
DK 163392B
5 det forklares nærmere senere, påtrykker 0 volt over et i hukommelsesenhedens struktur anvendt oxidlag, der virker ved tunneleffekt. Enheden kan fremstilles med samme teknologi som for EEPROM's, har lille effektforbrug, lille 5 størrelse, s-tor støj tolerance og god databevarelse. Ydermere kan den programmeres efter indkapsling, hvilket betyder, at brugeren selv kan rette eventuelle fejl eller ændre programmeringen.
Opfindelsens formål, træk og fordele vil fremgå 10 af nedenstående detaljerede beskrivelse i forbindelse med figurerne, hvor fig. la er et skematisk diagram over en foretruk-ken udførelse af opfindelsen, hvor der er tilføjet et programmeringskredsløb, således at den samlede kreds op-15 fører sig som en flip-flop-kreds af D-typen, skematisk vist i fig. Ib, fig. 2 et tværsnit som illustrerer strukturen i svævende-gate-transistorerne, hvori der i den foretrukne udførelse anvendes oxidlags-tunneleffekt-kondensatorer, 20 og figurerne 3a-3h viser potentialekurver for spændingen, som funktion af tiden i diverse punkter i kredsløbet i fig. la.
Formålet med den beskrevne ikke-flygtige hukom-25 melsesenhed, herefter betegnet latch-kreds, er at lagre data og fastholde disse data, hvis strømforsyningen afbrydes. Yderligere vil latch-kredsen antage de korrekte værdier uanset under hvilke betingelser kredsen forsynes med strøm.
30 I fig. la er vist en foretrukken udførelse af latch-kredsen, inklusive et eksternt kredsløb, som ialt danner en ikke-flygtig flip-flop af D-typen, symboliseret i fig. Ib. Dette er naturligvis kun én af flere mulige anvendelser af opfindelsen. Den foretrukne udførel-35 se er specielt egnet til fremstilling i CMOS-teknologi.
Dog kan opfindelsen fremstilles også med andre teknologier.
DK 163392 B
6
Latch-kreds 10 består af fire indbyrdes forbundne MOS-transistorer 20, 30, 50 og 70. Tran sistorerne 20 og 30 er CMOS field-effect transistorer (FET) med kanalen af P-type. Source-tilslutningerne 24 5 og 34 på transistorerne 20 og 30 mødes i knude-' punkt 12. Gate-(styreelektrode)-tilslutningen 22 på transistoren 20 er koblet til drain 36 på transistoren 30 i knudepunktet 38. Tilsvarende er gate 32 på transistoren 30 koblet til drain 26 på transisto-10 ren 20 i knudepunktet 28. Det er kendt, at p-kanal-t rans is tor erne 20 og 30 går i gang, når deres respektive gates sættes på lavt potentiale Vss og er afbrudt, når deres respektive gates sættes på højt potentiale vdd.
15 Transistorerne 50 og 70 er af typen MOSFET
med kanal af N-type og med svævende gates. Kondensatorerne 56 og 76 sidder mellem henholdsvis de svævende gates 52 og 72 på transistorerne 50 og 70 og henholdsvis type N+ områderne 57 og 77, som udgø-20 res af cellesubstratet. Disse kondensatorer er oxid-lags-tunneleffekt-kondensatorer, der dannes af de svævende gates og N+ områderne adskilt af et tyndt oxidlag. N+ området 57 i transistoren 50 er forbundet til gate 74 på transistoren 70 via programmerings-25 knudepunktet 78. Tilsvarende er N+ området 77 i transistoren 70 forbundet til gate 54 via programmerings-knudepunktet 58. Svævende-gate teknologien er velkendt og er eksempelvis beskrevet i førnævnte O.S. patent 4.132.904.
30 Drain-tilslutningen 26 på P-kanaltransistoren 20 er forbundet til drain-tilslutningen 60 på N-kanal-transistor en 50 ved knudepunktet 28. Tilsvarende er drain 36 på P-kanaltransistoren 30 forbundet til drain-tilslutningen 80 på N-kanal-transistoren 70 35 ved knudepunktet 38. De respektive source-tilslutninger 62, 82 på transistorerne 50, 70 er begge for-
DK 163392 B
7 bundet til Vss, som er den lave forsyningsspænding. I den foretrukne udførelse aflæses de lagrede data (DATA OUT) fra hukommelsesenheden på tilslutningen 38 og det negerede af det lagrede data (DATA OUT) aflæses på til-5 slutningen 28.
Programmeringskredsen 100 består af NOR-kred-se 110, 120 og inverteren 126. Indgangssignalerne til programmeringskredsen 100 omfatter "PROGRAM*" og "DATA IN". I hukommelsesenhedens læse-cyklus holdes 10 "PROGRAM*" på høj forsyningsspænding vddr, som typisk kan være +5 volt. I programmerings-cyklus sættes "PROGRAM*" til det "lave niveau", dvs. det lave forsyningspotentiale Vss som eksempelvis kan være nul volt.
Den værdi som DATA IN signalet har under programmerings-15 cyklusen medens "PROGRAM*" er "lav", vil være den dataværdi, som lagres af latch-kredsen. Hvis man vil programmere et "lavt" spændingsniveau på tilslutningen 38, sættes DATA IN på den lave forsyningsspænding vss.
Hvis man vil programmere et "højt" spændingsniveau på 20 tilslutningen 38, sættes DATA IN på et potentiale vddp, som er højere end potentialet Vddr, der anvendes i læse-cyklusen, således at potentialeforskellen mellem Vddp og Vss i den foretrukne udførelsesform typisk bliver over 12 volt, hvilket beskrives mere detaljeret 25 nedenfor.
Som det ses, vil programmeringskredsen 100, under læse-cyklusen, hvor "PROGRAM*" signalet er lig Vddr, give spændingen Vss på begge programmeringstilslutningerne 58, 78 og give spændingen Vddr på 30 tilslutningen 12. Dette udledes af, at NOR-kredsene 110 og 120 kun giver højt signal på udgangene, når begge indgangssignaler er lave. Derfor vil NOR-kredse-nes udgange være lave, når PROGRAM* er på højt niveau uanset værdien på DATA IN.
35 I programmeringscyklusen, hvor PROGRAM* er lav, dvs. Vss giver programmeringskredsen 100 en lav spæn-
DK 163392 B
8 ding vss på tilslutningen 12 og komplementære programmeringssignaler på programmeringstilslutningerne 58 og 78. Programmeringssignalernes værdier afhænger af værdien på DATA IN. Når DATA IN er lig Vddp, vil Vddp 5 være på udgangen af NOR-kredsen 110 og således på programmeringsknudepunktet 58. I dette tilfælde er det komplementære programmeringssignal på udgangen af NOR-kredsen 120 og dermed på programmeringsknudepunktet 78 på lavt potentiale. Omvendt, hvis DATA IN er på lavt 10 niveau, vil programmeringssignalernes værdier inverteres, dvs. Vddp vil være på programmeringsknudepunktet 78 og Vss på tilslutningen 58.
! Den simplificerede strukturmæssige opbygning af en N-kanaltransistor med svævende gate og det N+ område, 15 som bruges i den foretrukne udførelse er vist i fig 2. Opbygningen af CMOS-transistorer med N-kanal og svævende gate er velkendt for sagkyndige og behøver ikke at beskrives detaljeret. Området 205 består af P-type silicium, hvori er placeret de kraftigt doterede N+ områder 20 B, S og D, som udgør henholdsvis den ene side af en tunneleffekt oxidlags-kondensator Ct, kilden (source) S og drænet (drain) D. N+ området B udgør ikke en del af N-kanal FET-komponenten, da dets funktion er, at danne den ene side af tunneleffekt, oxidlags-kondensatoren.
25 Transistor-gate 240 består af et ledende lag. Det isolerende lag 210 adskiller den svævende gate 230 fra gate 240. Feltoxid-områderne 235 samt tunneleffekt-oxidlaget 225 og gateoxidlaget 215 adskiller den svævende gate 230 fra området 205.
30 Den svævende gate 230 er et ledende lag bestå ende af polykrystallinsk silicium af N-typen, som altid er ledende. Den svævende gate 230 er anbragt tæt ved N+ området B. Tunneleffektoxidlaget 225, som er mellem den svævende gate og den øvre del af området 35 205, som omgiver området B af N+ type er væsentligt tyndere end gateoxidområdet 215, som er mellem den
DK 163392 B
9 svævende gate og transistorens kanalområde. Felt-oxidom-rådet 235 er væsentligt tykkere end gateoxidlaget 215. Afhængig af den teknologi, som anvendes ved fremstillingen af latch-kredsen, kan N+ området B enten 5 placeres direkte nedenunder tunneleffektoxidlaget 225 frem for at være placeret op ad området som er under tunneleffektoxidlaget.
Den svævende gate, tunneleffektoxidlaget 225 og N+ området B udgør en tunneleffektoxidlags-kondensator 10 Ct. Da gaten 240 er skilt fra den svævende gate 230 af isolationslaget 210, udgør dette i realiteten en kondensator Cl. Tilsvarende findes en kondensator C2 mellem den svævende gate 230 og området 205, hvor disse er adskilt af oxidområderne 215, 225 og 235.
15 Den FET med N-kanal og svævende gate, som er vist i fig. 2, kræver et gate-forspændingspotentiale med en vis tærskelværdi Vt for at "tænde" transistoren, dvs. muliggøre, at der løber strøm af en vis styrke mellem kilden S og drænet D.
20 Når et højt programmeringssignal Vddp påtrykkes et programmeringsknudepunkt og N+ området er tilsluttet Vss opstår en spænding Vct over tunneloxidlags-kon-densatoren Ct af størrelsen K*Vddp, hvor K er en koblingsfaktor. Værdien af K er lig C1/(C1+C2). Dvs.
25 med den polaritet for Vct, som er vist i fig. la, hvor der måles fra den svævende gate og ned til N+ området, vil påtrykning af komplementære programmeringssignaler Vddp på N-kanal-transistorens gate og Vss på transistorens N+ område B give en spænding Vct lig + K*Vddp 30 over tunneloxidlags-kondensatoren. Den omvendte situation, hvor Vss påtrykkes gaten og Vddp påtrykkes N+ området B giver en spænding Vct, som er lig -K*Vddp.
Man kan fastsætte de parametre under fabrikationen, som er af betydning for værdien af Cl og C2, således at 35 faktoren K typisk har en værdi på 0,8 i den foretrukne udførelse.
DK 163392 B
10
Under programmerings-cyklusen bevirker spændingen vddp, at ladninger ved tunneleffekt passerer tunnel-oxidlags-kondensatoren. Mængden af ladninger, som overføres ved tunneleffekt er proportional med Vct·log 5 (programmeringstiden). Dvs. ønsker man at nedsætte den nødvendige programmeringstid, dvs. den tid kredsen skal befinde sig i programmeringstilstanden for at opnå, at kredsen overgår i den ønskede datatilstand, så kan Vddp øges. I den foretrukne udførelse, er spændingsforskel-10 len mellem Vddp og vss typisk højere end +12 volt.
Der er kendt, at når spændingen +K*vddp påtrykkes over tunneloxidlags-kondensatoren, vil ladningsbærere i form af elektroner ved tunneleffekt passerer fra N+ området B gennem oxidlaget 225 til den svævende 15 gate 230. Dette giver som nettoresultat en negativ ladning på den svævende gate 230, som vil bestå også efter Vct er blevet nul. Denne negative ladning vil forskubbe værdien af N-kanal-transistorens tærskelspænding regnet fra gaten 240 til en større positiv 20 værdi et godt stykke inde i det område, hvor der arbejdes med ladningsforøgelse (enhancement området).
Omvendt vil elektroner ved tunneleffekt gå fra den svævende gate 230 til N+ området B, når der over tunneloxidlags-kondensatoren Ct : påtrykkes en ne-25 gativ spænding -K*Vddp. Dette fald i koncentrationen af ladningsbærere, dvs. elektroner på den svævende gate, vil bestå også efter Vct er blevet nul. Den resulterende netto-positive ladning på den flydende gate vil forskubbe værdien af tærskelspændingen i negativ ret-30 ning, et godt stykke ind i det område, hvor der arbejdes med ladningsudtømning (depletion området), dvs. at transistoren kan tænde selv, når gate-forspændingen er nul.
I læse-cyklusen ses, at spændingen over tunneloxidlags-kondensatoren er nul, hvorved data lettere 35 fastholdes. Når der ikke er nogen spænding over tunneloxidlags-kondensatoren, er tunnel-effekten ubetydelig,
DK 163392 B
11 hvilket giver meget lange tider for fastholdelse af data (i størrelsesordenen 10 år eller mere), og disse kredse forbliver som de er programmerede, dvs. i deres respektive depletion- eller enhancement-arbejdsområder.
5 'Som beskrevet, vil en transistor med N-kanal, som får Vddp påtrykt sin gate, blive programmeret til at have en positiv tærskelspænding Vt (enhancement).
Ved enhancement-arbejdsmåden skal der påtrykkes gaten en i positiv ydre spænding for at tænde transistoren. Når 10 dens gate er på Vss potentiale, -vil transistoren være afbrudt. Den N-kanalenhed, som får Vss påtrykt gaten bliver programmeret til at have en negativ tærskelspænding (depletion). Når dens gate sættes på nulpotentiale, vil transistoren tændes.
15 Som det ses af kurverne i figurerne 3a-h er PROGRAM på Vddr potentiale, mens læsningen foregår.
Dette tvinger N-kanal-gate 54 og 74 samt N+ områderne 57 og 77 på Vss. Medens programmeringen foregår, er PROGRAM* på Vss og DATA IN er på Vddp 20 (logisk 1), hvilket bevirker, at gate 74 på transistoren 70 og N+ området 57 på transistoren 50 begge antager værdien Vddp. Gaten 54 på transistoren 50 og N+ området 77 på transistoren 70 antager værdien Vss. Da PROGRAM* er forbundet til knudepunk-25 tet 12, så vil hukommelses enhed en desuden ikke trække nogen strøm, medens programmeringen foregår. Over hver transistors tunnel-oxidlag, vil der derfor ligge en spænding, hvis numeriske værdi er K*Vddp, men hvis polaritet over hver af de to N-kanal transistorer er mod-30 sat rettet, som der er redegjort for ovenfor.
Medens læsningen foregår, dvs. PROGRAM* er på Vddr tilføres der energi til hukommelsesenheden og begge N-kanal-gates 54 og 74 har potentialet vss.
Den N-kanaltransistor, som arbejder i sit depletion-35 område vil være tændt, medens den N-kanaltransistor, som arbejder i enhancement, vil være afbrudt og hukom-
DK 163392 B
12 melsesenheden vil antage sin eneste stabile tilstand.
Hvis transistoren 50 er i sit depletion-område (dvs.
DATA IN har været på Vddp under programmeringen), vil den tændes under læsningen medens transistoren 70, som 5 er i sit enhancement-område er afbrudt. DATA OUT tilslutningen 38 vil stige til vddr grundet transistoren 30, som er ledende, dvs. tændt, fordi dens gate er tilsluttet drænet på den ledende transistor 50 og derfor nede på potentialet Vss. Transistoren 20 er afbrudt, 10 da dens gate er forbundet til tilslutningen 38 og. DATA OUT knudepunktet 28 vil derfor komme ned på Vss. Da begge transistorerne 20 og 70 er afbrudte, vil der ikke kunne løbe nogen jævnstrøm under læsningen.
Hvis DATA IN er på Vss (logisk 0), medens pro-15 grammeringen foregår, så vil spændingsniveauerne og transistorernes tilstande være det omvendte af det, som er beskrevet ovenfor.
Det vil sige transistorerne 30 og 50 vil være afbrudt, DATA OUT, vil være på Vss (logisk 0) og 20 DATA OUT vil være på Vddr (logisk 1).
Den foretrukne udførelse af opfindelsen trækker ingen jævnstrøm og antager sin korrekte tilstand både ved hurtig og langsom tilslutning af strømforsyning. Hukommelsesenheden kan ikke «vippes over" ved, at med 25 vilje anbringe den i en forkert tilstand, hvilket illustrerer kredsens ringe følsomhed overfor støj. En meget kortvarig forsyning af spænding er nok til at programmere enheden (eksempelvis 13 volt i et millisekund).
Den foretrukne udførelse giver ikke-flygtig lag-30 ring af 1 databit og kræver ikke ydre føleforstærkere som hjælp til at styre kredsen til den rigtige tilstand. Kredsen giver logik-udgangssignaler, som er enten vddr eller Vss hver gang strømmen tilsluttes. Latch-kredsen kan fremstilles ved en effektiv metode, idet der kan 35 bruges samme teknologi som ved fremstilling af andre enheder i det samlede kredsløb, f.eks. den EEPROM, hvori latch-kredsen indgår.
DK 163392 B
13
Opfindelsen er hertil blevet beskrevet som en hukommelsescelle i stil med D-flip-floppen, .men kan udmærket anvendes til mange andre formål, hvor der er brug for en ikke-flygtig hukommelse. Eksempelvis kan opfin-5 delsen bruges i ikke-flygtige tællere eller kodede kontrolapparater, hvor der kræves indtastning af en forud fastsat kode for at give adgang (f.eks. døråbnere til garager).
Den ovenfor beskrevne udførelse kan varieres på 10 mange måder. Eksempelvis kan der byttes om på type N- og P-kanaltransistorerne, således at de ikke-flygtige enheder med svævende gate bliver af P-kanaltypen, og at P-kanal-transistorerne i den ovenfor beskrevne udførelse bliver med N-kanal. Polariteterne skal så naturligvis 15 vendes, programmeringskredsen skulle eksempelvis kunne give spændingen Vddp på de ikke-flygtige enheders gates, medens programmeringen sker. I øvrigt vil sagkyndige nemt se, hvilke ændringer der skal foretages ved den foretrukne udførelsesform for at kunne bruge svæven-20 de-gate-transistorer med P-kanal, som ikke-flygtige enheder.
Desuden er programmeringskredsløbet, som er anvendt i den foretrukne udførelsesform kun et eksempel.
Mange andre kredse kan anvendes til programmering af 25 latch-kredsen, inklusive kredse, hvor programmeringen af latch-kredsen sker i to eller flere trin. Således kunne eventuelt de ikke-flygtige enheders gates eller N+ områder forbindes, medens de N+ områder eller gates, som ikke er forbundne kunne danne to ekstra programmerings-30 tilslutninger. I første fase af programmeringen tilsluttes de forbundne knudepunkter et højt potential, medens de to ekstra programmeringstilslutninger tilsluttes et lavt potential for at programmere begge ikke-flygtige enheder til samme tilstand. I anden fase af programme-35 ringen tilsluttes anden og tredje programmeringstilslutning signaler som er komplementære for at vende den ene

Claims (10)

1. Ikke-flygtig halvleder-hukommelsesenhed af den art, der har en første og en anden gren som sidder i parallel og omfatter: en første og en anden metal-oxid-halvleder felt-effekt-transistorenhed (MOSFET) (20, 30), som er anbragt 10 i henholdsvis første og anden af de nævnte grene i kredsløbet, og hvor den respektive styreelektrode (22, 32. på hver MOSFET-enhed (20, 30) er krydskoblet til det tilsvarende dræn (36, 26) på den anden af de nævnte MOSFET-enheder (30, 20), 15 en første og en anden svævende-styreelektrode- MOSFET-enhed (50, 70), som hver har en styreelektrode (54, 74) og en isoleret, svævende elektrode (52, 72), og som er anbragt henholdsvis i nævnte første og anden kredsløbsgren, og hvis kildetilslutninger (62, 82) og 20 dræntilslutninger (60, 80) sidder i serie med en tilsvarende kilde (24, 34) og dræn (26, 36) på de nævnte første og anden MOSFET-enheder (20, 30), kendetegnet ved et første middel til opladning (56) forbundet til 25 den svævende styreelektrode (52) på nævnte første svævende-styreelektrode MOSFET-enhed (50) og indrettet så der kan placeres enten en netto positiv eller en netto negativ ladning på nævnte svævende-styreelektrode (52/, således at nævnte første svævende-styreelektrode MOSFET-30 enhed (50) valgbart kan bringes til at arbejde enten i sit depletion-område eller sit enhancement-område, et andet middel til opladning (76) forbundet til den svævende-styreelektrode (72) på nævnte anden svævende-styreelektrode MOSFET-enhed (70) og indrettet så der 35 kan placeres enten en netto positiv eller en netto negativ ladning på nævnte svævende styreelektrode (72), så- DK 163392 B ledes at nævnte anden svævende-styreelektrode MOSFET-enhed (70) valgbart kan bringes til at arbejde enten i sit enhancement-område eller i sit depletion-område, og midler (100) til dataindlæsning som er forbundet 5 til nævnte første og andet middel til opladning (56, 76) og til nævnte styreelektroder (54, 74) på nævnte første og anden svævende-styreelektrode MOSFET-enheder (50, 70). '2. Hukommelsesenhed ifølge krav, kende-10 tegnet ved, at nævnte første og andet middel til opladning (56, 76) hver omfatter et område med et tyndt dielektrisk lag (225), som ligger op ad de tilsvarende svævende-styreelektroder (52, 72, 230) på nævnte første og anden svævende-styreelektrode MOSFET-enheder (50, 15 70), og hvor hvert af de nævnte midler til opladning (56, 76), i den tid hukommelsesenhedens programmeringscyklus varer, er indrettet til at give en spændingsforskel over nævnte tynde dielektriske lag (225), og hvor bevægelsesretningen for ladninger, som flyttes ved tun-20 neleffekt afhænger af nævnte spændingsforskels polari tet.
3. Hukommelsesenhed i krav 2, kendetegnet ved, at hvert af de nævnte midler til opladning (56, 76) yderligere omfatter et halvlederområde (57, 77;
25 B), som er beliggende nær ved nævnte tynde dielektriske lag (225), og hvor nævnte halvlederområde (57, 77; B) er indrettet til at kunne tilføre ladningsbærere.
4. Hukommelsesenhed ifølge krav 3, kendetegnet ved, at hver af de nævnte svævende-styre- 30 elektrode MOSFET-enheders (50, 70) respektive styreelektroder (54, 74) er krydsforbundet til det tilsvarende halvlederområde (77, 57) på det middel til opladning (76, 56), som er tilkoblet den anden af de nævnte svævende styreelektride MOSFET-enheder (70, 50).
5. Hukommelsesenhed ifølge krav 2, kende tegnet ved, at nævnte første og anden gren i DK 163392 B kredsløbet er sammensluttet ved kilderne (24, 34) på de nævnte første og anden MOSFET-enheder (20, 30), og hvor nævnte hukommelsesenhed yderligere omfatter midler (130, Vss) til programmering, som er indrettet så de, medens 5 programmeringen af hukommelsesenheden foregår, kan placere nævnte første og anden MOSFET-enheders (20, 30) respektive kilder (24, 34) på samme potentiale som kilderne (62, 82) på de nævnte første og anden svævende styreelektrode MOSFET-enheder (50, 70), hvorved der ikke Ιοί 0 ber nogen jævnstrøm gennem nævnte første og anden gren af kredsløbet, medens nævnte programmering foregår.
6. Hukommelsesenhed ifølge krav 1, kende tegnet ved, at nævnte første og anden MOSFET-enheder (20, 30) har P-kanal, og første og anden svævende 15 styreelektrode MOSFET-enheder (50, 70) har N-kanal.
7. Hukommelsesenhed ifølge krav 1, kendetegnet ved, at nævnte første og anden MOSFET-enhe der (20, 30) har N-kanal og nævnte første og anden svævende styreelektrode MOSFET-enheder (50, 70) har P- 2. kanal.
8. Hukommelsesenhed ifølge krav 6, kende tegnet ved, at hver af de nævnte midler til opladning (56, 76) omfatter: et tyndt isolationsmateriale (225) anbragt tæt ved den svævende styreelektrode (52, 25 72, 230) på den pågældende N-kanal-enhed (50, 70) samt et N+ halvlederområde (57, 77; B) anbragt tæt ved nævnte isolationsmateriale (225), hvorved hver af de nævnte midler til opladning (56, 76) fremstår som en tunnelef-fektkondensator, der udgøres af nævnte svævende styree-30 lektrode (52, 72, 230) samt nævnte tynde isolationsmateriale (225) og nævnte N+ halvlederområde (57, 77; B).
9. Hukommelsesenhed ifølge krav 8, kendetegnet ved, at nævnte første og andet middel til opladning (56, 76) er indrettet sådan, at når der op- 35 bygges et potentiale mellem en af de nævnte svævende styreelektroder (52, 72) og den tilsvarende af de nævnte DK 163392 B N+ områder (57, 77), så induceres der transport af ladningsbærere ved tunneleffekt gennem nævnte tunneleffekt-kondensatorer.
10. Hukommelsesenhed ifølge krav 9, kende-5 tegnet .ved, at styreelektrode-tilslutningerne (54, 74. på nævnte første og anden N-kanal MOSFET-enheder (50, 70) er krydsforbundet til det tilsvarende N+ halv-lederområde (77, 57) i nævnte tunneleffekt-kondensator, som går til den svævende styreelektrode (72, 52) på den 10 anden af N-kanal MOSFET-enhederne (70, 50).
DK401885A 1984-02-17 1985-09-03 Ikke-flygtig halvleder-hukommelsesenhed DK163392C (da)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US58148284 1984-02-17
US06/581,482 US4571704A (en) 1984-02-17 1984-02-17 Nonvolatile latch
PCT/US1985/000174 WO1985003798A1 (en) 1984-02-17 1985-02-05 Nonvolatile latch
US8500174 1985-02-05

Publications (4)

Publication Number Publication Date
DK401885D0 DK401885D0 (da) 1985-09-03
DK401885A DK401885A (da) 1985-09-03
DK163392B true DK163392B (da) 1992-02-24
DK163392C DK163392C (da) 1992-08-03

Family

ID=24325382

Family Applications (1)

Application Number Title Priority Date Filing Date
DK401885A DK163392C (da) 1984-02-17 1985-09-03 Ikke-flygtig halvleder-hukommelsesenhed

Country Status (15)

Country Link
US (1) US4571704A (da)
EP (1) EP0172879B1 (da)
JP (1) JPH0732241B2 (da)
AT (1) ATE43452T1 (da)
AU (1) AU564114B2 (da)
DE (1) DE3570546D1 (da)
DK (1) DK163392C (da)
ES (1) ES8701405A1 (da)
HK (1) HK76089A (da)
IL (1) IL74219A (da)
IN (1) IN162453B (da)
IT (1) IT1182206B (da)
NO (1) NO166986C (da)
SG (1) SG41689G (da)
WO (1) WO1985003798A1 (da)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4780750A (en) * 1986-01-03 1988-10-25 Sierra Semiconductor Corporation Electrically alterable non-volatile memory device
US4748593A (en) * 1986-09-08 1988-05-31 Ncr Corporation High speed nonvolatile memory cell
US4858185A (en) * 1988-01-28 1989-08-15 National Semiconductor Corporation Zero power, electrically alterable, nonvolatile latch
US5051951A (en) * 1989-11-06 1991-09-24 Carnegie Mellon University Static RAM memory cell using N-channel MOS transistors
US5097449A (en) * 1990-03-15 1992-03-17 Vlsi Technology, Inc. Non-volatile memory structure
JPH04232695A (ja) * 1990-08-06 1992-08-20 Hughes Aircraft Co Ｅｅｐｒｏｍアナログスイッチ
US5682345A (en) * 1995-07-28 1997-10-28 Micron Quantum Devices, Inc. Non-volatile data storage unit method of controlling same
US5627784A (en) * 1995-07-28 1997-05-06 Micron Quantum Devices, Inc. Memory system having non-volatile data storage structure for memory control parameters and method
US5801985A (en) 1995-07-28 1998-09-01 Micron Technology, Inc. Memory system having programmable control parameters
US5578515A (en) * 1995-11-06 1996-11-26 Hughes Aircraft Company Method for fabricating gate structure for nonvolatile memory device comprising an EEPROM and a latch transistor
US5793775A (en) * 1996-01-26 1998-08-11 Micron Quantum Devices, Inc. Low voltage test mode operation enable scheme with hardware safeguard
JPH11143379A (ja) * 1997-09-03 1999-05-28 Semiconductor Energy Lab Co Ltd 半導体表示装置補正システムおよび半導体表示装置の補正方法
US6141247A (en) * 1997-10-24 2000-10-31 Micron Technology, Inc. Non-volatile data storage unit and method of controlling same
US6163492A (en) * 1998-10-23 2000-12-19 Mosel Vitelic, Inc. Programmable latches that include non-volatile programmable elements
US6362675B1 (en) 1999-07-12 2002-03-26 Ramtron International Corporation Nonvolatile octal latch and D-type register
ITRM20010556A1 (it) * 2001-09-12 2003-03-12 Micron Technology Inc Decodificatore per decodificare i comandi di commutazione a modo di test di circuiti integrati.
US7145370B2 (en) * 2003-09-05 2006-12-05 Impinj, Inc. High-voltage switches in single-well CMOS processes
US7388420B2 (en) * 2004-03-30 2008-06-17 Impinj, Inc. Rewriteable electronic fuses
US7242614B2 (en) * 2004-03-30 2007-07-10 Impinj, Inc. Rewriteable electronic fuses
US7177182B2 (en) * 2004-03-30 2007-02-13 Impinj, Inc. Rewriteable electronic fuses
US7283390B2 (en) 2004-04-21 2007-10-16 Impinj, Inc. Hybrid non-volatile memory
US8111558B2 (en) * 2004-05-05 2012-02-07 Synopsys, Inc. pFET nonvolatile memory
US7257033B2 (en) * 2005-03-17 2007-08-14 Impinj, Inc. Inverter non-volatile memory cell and array system
US7679957B2 (en) * 2005-03-31 2010-03-16 Virage Logic Corporation Redundant non-volatile memory cell
KR100610490B1 (ko) * 2005-06-17 2006-08-08 매그나칩 반도체 유한회사 Ｅｅｐｒｏｍ 셀 및 ｅｅｐｒｏｍ 블록
US8122307B1 (en) 2006-08-15 2012-02-21 Synopsys, Inc. One time programmable memory test structures and methods
KR100812520B1 (ko) * 2007-02-06 2008-03-11 매그나칩 반도체 유한회사 반도체 메모리 장치
US7719896B1 (en) 2007-04-24 2010-05-18 Virage Logic Corporation Configurable single bit/dual bits memory
US7894261B1 (en) 2008-05-22 2011-02-22 Synopsys, Inc. PFET nonvolatile memory

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3618053A (en) * 1969-12-31 1971-11-02 Westinghouse Electric Corp Trapped charge memory cell
JPS51117838A (en) 1975-04-10 1976-10-16 Shindengen Electric Mfg Co Ltd Semiconductor memory device
JPS52141093A (en) 1976-05-19 1977-11-25 Nippon Koinko Kk Low frequency curing device
US4132904A (en) * 1977-07-28 1979-01-02 Hughes Aircraft Company Volatile/non-volatile logic latch circuit
US4103348A (en) * 1977-08-29 1978-07-25 Westinghouse Electric Corp. Volatile and nonvolatile random access memory cell
CH625075A5 (da) * 1978-02-22 1981-08-31 Centre Electron Horloger
US4185319A (en) * 1978-10-04 1980-01-22 Rca Corp. Non-volatile memory device
US4207615A (en) * 1978-11-17 1980-06-10 Intel Corporation Non-volatile ram cell
IT1224062B (it) * 1979-09-28 1990-09-26 Ates Componenti Elettron Metodo di programmazione per una memoria a semiconduttore non volatile elettricamente alterabile
GB2063601B (en) * 1979-11-12 1984-02-29 Hughes Microelectronics Ltd Non-volatile semiconductor memory circuits
US4387444A (en) * 1980-07-07 1983-06-07 Hughes Aircraft Company Non-volatile semiconductor memory cells
US4388704A (en) * 1980-09-30 1983-06-14 International Business Machines Corporation Non-volatile RAM cell with enhanced conduction insulators
US4403306A (en) * 1980-10-22 1983-09-06 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor memory operable as static RAM or EAROM
US4363110A (en) * 1980-12-22 1982-12-07 International Business Machines Corp. Non-volatile dynamic RAM cell
US4467451A (en) * 1981-12-07 1984-08-21 Hughes Aircraft Company Nonvolatile random access memory cell
US4408303A (en) * 1981-12-28 1983-10-04 Mostek Corporation Directly-coupled and capacitively coupled nonvolatile static RAM cell

Also Published As

Publication number Publication date
DK163392C (da) 1992-08-03
US4571704A (en) 1986-02-18
EP0172879A1 (en) 1986-03-05
ES540446A0 (es) 1986-11-16
NO853815L (no) 1985-09-27
IT1182206B (it) 1987-09-30
JPH0732241B2 (ja) 1995-04-10
HK76089A (en) 1989-09-29
DK401885D0 (da) 1985-09-03
JPS61501356A (ja) 1986-07-03
NO166986B (no) 1991-06-10
SG41689G (en) 1990-01-26
IT8547694A1 (it) 1986-08-15
EP0172879B1 (en) 1989-05-24
AU564114B2 (en) 1987-07-30
DE3570546D1 (en) 1989-06-29
IL74219A (en) 1988-04-29
WO1985003798A1 (en) 1985-08-29
NO166986C (no) 1991-09-18
DK401885A (da) 1985-09-03
AU3939085A (en) 1985-09-10
ES8701405A1 (es) 1986-11-16
ATE43452T1 (de) 1989-06-15
IN162453B (da) 1988-05-28
IT8547694A0 (it) 1985-02-15

Similar Documents

Publication Publication Date Title
DK163392B (da) Ikke-flygtig halvleder-hukommelsesenhed
US6828620B2 (en) Nonvolatile memory cell with low doping region
US5390143A (en) Non-volatile static memory devices and operational methods
US5272368A (en) Complementary low power non-volatile reconfigurable EEcell
US4207615A (en) Non-volatile ram cell
US7746696B1 (en) CMOS twin cell non-volatile random access memory
KR960002017B1 (ko) 데이터 래치회로
US4142176A (en) Series read only memory structure
US7388420B2 (en) Rewriteable electronic fuses
US8705280B2 (en) Electrically programmable floating common gate CMOS device and applications thereof
US3882467A (en) Complementary field effect transistor memory cell
US20050237840A1 (en) Rewriteable electronic fuses
US9264044B2 (en) Programmable logic circuit and nonvolatile FPGA
US8921170B1 (en) Integrated circuits with asymmetric pass transistors
US10546633B2 (en) Resistive random access memory cell
JPS5933697A (ja) メモリセル
CA1208364A (en) Static memory cell embodying dual-channel technology
JP2003511809A (ja) 不揮発性ｍｏｓｒａｍセルを備えた集積回路
CN113764021B (zh) 一种fpga开关单元、控制方法及其制备方法
KR950004620B1 (ko) 프로그램 가능한 불휘발성 스태틱 메모리 셀 및 그 메모리
US9508434B2 (en) Programmable-resistance non-volatile memory
US8633731B1 (en) Programmable integrated circuit with thin-oxide passgates
US11990171B2 (en) Threshold voltage-programmable field effect transistor-based memory cells and look-up table implemented using the memory cells
US20090295427A1 (en) Programmable switch circuit and method, method of manufacture, and devices and systems including the same
WO2012012512A1 (en) Array architecture for reduced voltage, low power single poly eeprom

Legal Events

Date Code Title Description
PBP Patent lapsed