KR950004620B1 - 프로그램 가능한 불휘발성 스태틱 메모리 셀 및 그 메모리 - Google Patents

프로그램 가능한 불휘발성 스태틱 메모리 셀 및 그 메모리 Download PDF

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Abstract

내용 없음.

Description

프로그램 가능한 불휘발성 스태틱 메모리 셀 및 그 메모리
제1도는 본 발명에 따른 제1메모리 셀에 대한 도시도.
제2도는 본 발명에 따른 제2의 양호한 메모리 셀에 대한 도시도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 B, B : 비트라인
GF: 부동전극 Gp : 프로그래머블 게이트
I : 전하주입위치 N1, N2 : 노드
T1, T2, Tp : NMOS 트랜지스터 T3p, T4p : PMOS 트랜지스터
VDD: 공급전압 Vpp : 프로그래밍 전압
W : 제어신호
본 발명은 제1및 제2절연 게이트 트랜지스터를 포함하는 프로그램 가능한 비휘발성 스태틱 메모리 셀에 관한 것으로, 각 트랜지스터의 게이트는 다른 트랜지스터의 주극(드레인)에 접속되고, 상기 주극 각각은 부하를 통하여 제1공급단자에 접속되며, 제1 및 제2트랜지스터의 다른 주극(소스)은 서로 접속됨과 동시에 제2공급 단자에 접속되며, 제1트랜지스터의 게이트와 제2공급 단자 사이에는 캐패시터와 프로그램 가능한 트랜지스터의 채널이 직렬접속되어 있고, 상기 프로그램 가능한 트랜지스터는 부동전극을 포함하고 있으며, 상기 부동전극은 게이트와 채널 사이에 배치되어 있다. 또한 본 발명은 프로그램 가능한 비휘발성 스태틱 메모리에 관한 것이다.
프로그램 가능한 비휘발성 스태틱 메모리 셀을 구비하는 메모리는 이상적인 메모리에 접근한다. 공지된 스태틱 메모리(RAM)에서 같이 그 내용은 판독 및 프로그램될 수 있고, 메모리가 전원과 접속되어 있지 않더라도 그 메모리가 기억된 데이타를 유지한다. 그와 이러한 메모리에 적합한 메모리 셀이 "기술 논문 다이제스트(Digest of Teehnical Papers)", (ISSCC, 81, 1981년 2월 19일, 148페이지부터 149페이지)로부터 공지되어 있다. 종래의 스태틱 메모리 셀은 EEPROM 트랜지스터 및 부가의 캐패시터를 포함하고 있는(셀안의 데이타에 종속하여)프로그램될 부분을 포함하고 있다. 상기 용량의 존재유무로 플립플롭(=스태틱 메모리 셀)에 의해 가정된 상태를 판정한다. 프로그램될 트랜지스터의 제어가 매우 복잡한 것은 전술의 메모리 셀의 단점이다. 그 결과 비교적 큰 셀 영역으로 되고 따라서 비교적 집적도가 낮아지는 프로그램 가능한 트랜지스터가 부동전위를 가지는 것은 전술의 메모리 셀의 다른 단점이다. 따라서, 이 트랜지스터의 프로그래밍은 다이나믹한 동작이므로 그것은 알파 방사선, 소수의 전하 캐리어 주입등에 민감하다. 그 이유는(프로그래밍하는 동안) 시간의 흐름에 따라서 게이트의 전하가 누설되기 때문이다. 프로그램될 트랜지스터의 제어가 매우 복잡한 것은 전술의 메모리 셀의 단점이다. 그 결과 비교적 큰 셀 영역으로 되고 따라서 비교적 집적도가 낮다. 지닌 프로그램 가능한 트랜지스터가 부동전위를 가지는 것은 전술의 메모리 셀의 다른 단점이다. 따라서, 이 트랜지스터의 프로그래밍은 다이나믹한 동작이므로 그것은 알파 방사선, 소수의 전하 캐리어 주입등에 민감하다. 그 이유는(프로그래밍하는 동안) 시간의 흐름에 따라서 게이트의 전하가 누설되기 때문이다.
이 목적에 요구되는 시간의 주기는 다이나믹 메모리(100℃에서 ms정도)의 "리프레쉬(refresh)" 시간과 같은 크기의 배수이다. 프로그래밍을 위한 부가의 입력을 포함하고 있으므로 이러한 메모리 셀을 구비하는 메모리가 메모리 셀의 행당 부가의 제어선을 필요로 한다는 것은 전술의 메모리 셀의 큰 단점이다.
본 발명의 목적은, 프로그램 가능한 트랜지스터를 용이하게 제어하고, 비교적 적은 영역만을 필요로 하고, 관련된 트랜지스터에 인가될 프로그래밍 전압이 동적으로가 아닌 정적으로 판정되는 프로그램 가능한 불휘발성 스태틱 메모리를 제공하는데 있다.
이를 달성하기 위하여, 제시되고 있는 종류의 메모리 셀은, 프로그램 가능한 트랜지스터의 게이트와 주 전극이 제1트랜지스터의 게이트에 접속되어 있고, 제2트랜지스터의 게이트가 부동전극에 대향하는 전하주입위치에 접속되어 있는 것을 특징으로 하고 있다.
이하 도면을 참조하여 예를들어 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명에 따른 메모리 셀(1)을 도시하며, 이 메모리 셀(1)은 두개의 교차 결합된 트랜지스터(T1,T2)와 두개의 부하(L1,L2)를 구비하고 있는 종래의 스태틱 메모리 셀을 포함하고 있다. 부하(L1,L2)를 게이트가 주전극(소스)에 접속되어 있는 트랜지스터에서 알려진 방법으로 구성될 수 있다. 부하(L1,L2)는 두개의 노드(N1,N2)를 제1급전단자 V1에 접속하고, 이 급전단자 V1는 공급전압 VDD을 가지고 있고, 이 전압은(프로그래밍에 필요로 되자마자) 프로그래밍 전압 Vpp까지로 증가될 수 있다. 더욱이 트랜지스터(T1,T2)의 주전극(소스)을 제2급전단자 V2(접지)에 접속한다. 통상적으로, 각 노드(N1,N2)에 트랜지스터(T3, T4)를 접속하고, 이들 트랜지스터는 스태틱 플립플롭(T1,T2,L1,L2)의 내용을 읽어내거나 또는 새로운 내용으로 치환하기 위해 제어신호 W를 트랜지스터(T3,T4)로 공급하는 경우, 노드(N1,N2)를 비트선로 B, B에 접속한다.
본 발명에 따라, 제1트랜지스터(T1)의 게이트(G1)에 접속되는 노드(N2)와 제2급전단자(V2) 사이에 직렬접속의 프로그램 가능한 트랜지스터(Tp)의 채널 및 캐패시터 C1를 배치한다.프로그램 가능한 트랜지스터(Tp)의 게이트(Gp) 및 주전극(드레인)을 노드(N2)에 접속한다. 더욱이 트랜지스터(Tp)의 부동전극(GF)과 대향하는 전하주입위치(I)를 노드(N1)에 접속한다(물론 트랜지스터(T2)의 게이트(G2)에도 접속한다. 전하주입위치(I)를(기판에서 보아) 부동전극(GF)간의 거리를 예컨대 50 내지 200Å으로 한다.
메모리 셀(1)의 작동은 다음과 같다. 급전단자(V1)에 공급전압 VDD=5V가 인가되고 있는 경우, 메모리 셀(1)은 종래의 스태틱 메모리 셀과 같이 작동한다. 메모리 셀(1)내에 포함된 데이타를 영구히 보존하기 위해, 급전단자(V1)에서의 전압은 프로그래밍 전압(Vpp)(Vpp=+15V)까지 증가된다.
스태틱 메모리 셀의 논리상태가 "1"로 되는 경우, 노드(N2)의 전위를 VDD(=5V)에서 Vpp(15V)까지 증가시킨다. 노드(N1)의 전위가 높아지고, 부동전극(GF)은 주입위치(I)에서 부동전극(GF)으로 전자가 주입되므로 부(마이너스)로 충전되게 된다. 트랜지스터(Tp)를 오프상태로 하고, 노드(N2)로부터 캐패시터(C1)의 결합을 해제하게 된다.
스태틱 메모리 셀의 논리상태가 (트랜지스터(T1)가 오프상태로 되고, 트랜지스터(T2)가 온상태로 되어서) "0"으로 되는 경우, 급전단자(V1)에서의 전압이 프로그래밍 전압(Vpp)까지 증가하면, 노드(N2)에서의 전압이 낮아지고 그 낮은 값으로 유지된다. 그와는 반대로 노드(N1)에서의 전압이 공급전압(VDD)에서 프로그래밍 전압(Vpp)까지 증가한다. 그러므로 게이트(Gp)에서는 저전위(0V) 상태로 되고, 주입위치(I)에서는 프로그래밍 전압(Vpp)의 상태로 된다. 따라서, 전자는 부동전극(GF)으로부터 주입위치(I)로 방산하고, 부동전극의 정전하는 유지된다. 그리고, 트랜지스터(Tp)를 온상태로 하고, 캐패시터(C1)를 노드(N2)에 접속한다.
트랜지스터(Tp)의 전술의 양 상태를 메모리 셀(1)에 공급되는 공급전압(VDD)이 차단된 후에도 유지된다. 공급전압(VDD)이 스위칭(즉, 단자(V1)의 전압이 0V에서 5V로 증가한다)하면, 트랜지스터(Tp)는 두개의 트랜지스터(T1,T2)중 어느것을 온상태로 한다. 트랜지스터(Tp)가 온상태로 되면, 캐패시터(C1)는 노드(N2)에 접속되어, 노드(N1)에 접속되는 것보다 더욱 천천히 충전된다. 따라서, 트랜지스터(T2)는 빨리 온상태로 되고, 결국 트랜지스터(T1)는 오프상태로, 트랜지스터(T2)는 온상태로 된다. 그리고 논리상태 "0"이 다시 스태틱 메모리에 기입된다. 트랜지스터(Tp)가 오프상태로 되면, 즉 캐패시터(C1)는 노드(N2)로부터 차단되고, 제1트랜지스터(T1)의 주전극 및 제2트랜지스터(T2)의 게이트(G2)의 노드(N1)에 접속되는 부하(L1)로 보다 노드(N2)에 형성되는 캐패시턴스의 시정수(RC)가 프로그램 가능한 트랜지스터가 오프상태인 경우에는, 제2트랜지스터(T2)의 주전극 및 제1트랜지스터(T1)의 게이트와 노드(N1)에 접속되는 부하(L2) 및 직렬 접속의 프로그램 가능한 트랜지스터(Tp) 및 캐패시터(C1)에 의해 노드(N2)에 형성되는 캐패시턴스의 RC 시정수보다 커지는 경우 및 프로그램 가능한 트랜지스터가 온상태인 경우에는, 역으로 상기 노드(N2)에 형성되는 캐패시턴스의 RC 시정수 보다 적어지는 경우이다. 따라서 트랜지스터(T1)는 온상태로 되고, 트랜지스터(T2)는 오프상태로 된다. 이것은 스태틱 셀에 논리상태 "1"이 기록되는 것을 의미한다. 두개의 캐패시터(C2)를 설치함으로써 소망의 조건을 충족시킬 수 있다.
프로그래밍중에 메모리 셀(1)에 흐르는 전류는 부하를 고 오믹 다결정 저항(high ohmic polyresistor)으로 구성함으로써, 수 나노암페어정도로 제한된다. 부하(L1, L2)(트랜지스터(T1,T2,Tp)는 NMOS 트랜지스터) 대신 PMOS 트랜지스터(T3p, T4p)(제2도 참조)를 사용함으로써, 전류를 피코암페어미만으로 감소시킬 수 있으며, 그러므로 프로그램 가능한 불휘발성 스태틱 CMO 메모리를 얻을 수 있다.
본 발명에 따른 프로그램 가능한 불휘발성 스태틱 메모리의 제어 및 사용은 원칙적으로 휘발성 스태틱 메모리에 대한 것과 같다. 프로그래밍에는 프로그래밍 전압(Vpp)과 함게 공급전압(VDD)도 급전단자(V1)에 공급할 수 있는 기존의 회로를 단순히 필요로 할 뿐이다.

Claims (6)

  1. 제1 및 제2절연 게이트 트랜지스터를 가지며, 각 트랜지스터의 게이트를 다른 트랜지스터의 주전극(드레인)에 접속하고, 그 주전극의 각각을 부하를 통해 제1급전단자에 접속하고, 제1 및 제2트랜지스터의 주전극(소스)을 서로 접속함과 동시에 제2급전단자에 접속하고, 게이트 및 프로그램 가능한 트랜지스터의 채널 사이에 배치되는 부동전극 및 절연게이트를 가지는 상기 채널과 캐피서터와의 직렬배치를 제1트랜지스터의 게이트 및 프로그램 가능한 트랜지스터의 채널 및 캐패시터가 제2급전단자 사이에 접속한 프로그램 가능한 불휘발성 스태틱 메모리 셀에 있어서, 프로그램 가능한 트랜지스터의 게이트 및 주전극을 제1트랜지스터의 게이트에 접속하고, 제2트랜지스터의 게이트를 부동전극과 대향하는 전하주입위치에 접속하도록 하는 것을 특징으로 하는 프로그램 가능한 불휘발성 스태틱 메모리 셀.
  2. 제1항에 있어서, 프로그래밍 전압을 상기 제1급전단자를 통해 공급할 수 있도록 한 것을 특징으로 하는 프로그램 가능한 불휘발성 스태틱 메모리 셀.
  3. 제1항 또는 2항에 있어서, 상기 각 부하를 PMOS 트랜지스터에 의해 형성하도록 한 것을 특징으로 하는 프로그램 가능한 불휘발성 스태틱 메모리 셀.
  4. 제1항 또는 2항에 있어서, 제1 및 제2트랜지스터의 주전극을 각각 제1 및 제2트랜지스터의 게이트에 접속함으로써 제1 및 제2노드를 형성하고, 이 제1노드 및 그 노드에 접속되는 부하에 의해 형성되는 제1캐패시턴스에 의해 형성되는 RC 시정수가, 프로그램 가능한 트랜지스터가 오프상태인 경우에는 제2노드, 그 노드에 접속되는 부하 및 직렬배치의 프로그램 가능한 트랜지스터 및 그 트랜지스터에 접속되는 캐패시터에 형성되는 RC 시정수보다 크고, 또한 상기 프로그램 가능한 트랜지스터가 온상태인 경우에는 상기 제2캐패시턴스에 의한 RC 시정수보다 적어지게 되도록 한 것을 특징으로 하는 프로그램 가능한 불휘발성 스태틱 메모리 셀.
  5. 제4항에 있어서, 제2트랜지스터의 게이트 및 제2급전단자 사이에 또다른 캐패시터를 접속하도록 한 것을 특징으로 하는 프로그램 가능한 불휘발성 스태틱 메모리 셀.
  6. 제1항 내지 제5항중 어느 한 항에 기재된 바와 같은 메모리 셀을 포함하는 프로그램 가능한 불휘발성 스태틱 메모리.
KR1019860004413A 1985-06-06 1986-06-04 프로그램 가능한 불휘발성 스태틱 메모리 셀 및 그 메모리 KR950004620B1 (ko)

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