JP2003511809A - 不揮発性ｍｏｓｒａｍセルを備えた集積回路 - Google Patents

不揮発性ｍｏｓｒａｍセルを備えた集積回路

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JP2003511809A JP2001528988A JP2001528988A JP2003511809A JP 2003511809 A JP2003511809 A JP 2003511809A JP 2001528988 A JP2001528988 A JP 2001528988A JP 2001528988 A JP2001528988 A JP 2001528988A JP 2003511809 A JP2003511809 A JP 2003511809A
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フランシスカス、ピー．ウィダーショーベン
アン、ジェイ．アネマ
マウリツ、エム．エヌ．ストームス
マーセリヌス、ジェイ．エム．ペルグロム
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Philips Electronics NV
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Abstract

(57)【要約】 不揮発性のランダムアクセスメモリセルは第１および第２のインバータを備え、各インバータがクロスカップリング手段によって、MOS RAMセルを形成するために他方のインバータの入力ノードにクロスカップリングされる出力ノードを有する。各インバータの出力ノードは各々のビット線への別々のアクセストランジスタの導電パスを介して選択的に接続される。アクセストランジスタの制御電極は共通のワード線に接続される。特に、前記メモリセルのRAM及びプログラム可能読取専用動作の両方が提供される。それに対して、クロスカップリング手段は、各々が第１および第２のインバータの各々の制御電極と直列にされるコンデンサ（G1、G2）を備える。これはコンデンサとその関連するｐチャネルトランジスタのゲート電極間の相互接続ノードを浮動にする。これらのノードまわりの絶縁体がセルをデータ保持性にする。ノードはセルのビット線とワード線上の信号を通して、一時的にまた電気的にプログラム可能である。ノードは、セル内の非永久的にプログラムされた情報を不揮発性の情報にする、内部光電子放出を誘発する短波放射に対してラジエーションアクセスが可能である。

Description

【発明の詳細な説明】
【０００１】 （発明の背景） 本発明は不揮発性ランダムアクセスメモリセルを備えた集積回路に関する。標
準のCMOSメモリの設計技術は、その選択的プログラム可能性と組み合わされたバ
ッテリーレス記憶保持性をT1特徴とするメモリセルの有用性を経験してきた。こ
のような特徴はメモリ全体のフレキシビリティを高める。本発明の範囲内におい
て、この特徴を「不揮発性」と称し、それによって本発明はNVSRAM及びNVDRAMを
提供するものである。それに対比して、バッテリー支援不揮発性については、こ
こでは考慮しない。以後考慮するセル構成は、セルまたはこのようなセルのアレ
イの幾何学的配置の変更を介して、バッチレベルでプログラムされるマスクプロ
グラムされたROMから区別されるように、製造プロセスの比較的遅い段階でプロ
グラム化可能であるべきである。事実、本発明のプログラミングは製造後の試験
段階の間に実行可能である。更に、プログラミングは、ヒューズ・プログラミン
グのために必要であろうような付加的なボンディング作業等を必要とするべきで
はない。事実、ヒューズ・プログラミング・スキームは少数のプログラム可能セ
ルに対してのみ実現可能である。
【０００２】 米国特許第4095281号明細書は、その負荷回路内に一対の浮動ゲートメモリデ
バイスを含むメモリセルを開示している。この特徴は、不揮発性データ記憶の可
能性を提供し、単独でNVSRAMと称されても良い。しかしながら、このデバイスの
動作は適切であるように見えるが、付加的な浮動ゲートが、単独では比較的少数
のプログラム可能セルに対してのみ必要であろう一連の余分なプロセスを必要と
する。その結果、製造プロセスが相対的に経済的でなくなる。
【０００３】 従来技術では、幾つかのプログラム可能不揮発性メモルセルを組み込む一方で
、概して電子回路の主要部分を標準のCMOSプロセスで製造することができる。し
かしながら、プログラム可能性の特徴の使用は、適当な不揮発性オプションをそ
の中に組み込むことによって、全ての回路の実装を必要とするであろう。これは
チップをより高価なものにする。本発明によれば、標準のプロセスでプログラム
可能セルをも実行することによりコストを下げることができるが、これはそのサ
イズが標準セルのサイズよりかなり大きなものになり得ることを意味する。事実
、これは特にプログラム可能セルの数がセル全体の数のほんの一部にすぎない場
合にあてはまる。
【０００４】 本発明の特徴の用途として可能性のあるものは、回路内の或る機能を選択的に
動作可能に、または動作不能にするオプションビットの格納と、バージョン数及
び様々な他の識別子またはコードの格納と、或るアナログ回路パラメータの指定
及びマスクROM内のプログラムされたコード補正用の較正ビットの格納を含む。
本発明の有利な特徴は、データバス等の標準のデータ通信機能を通して、多数の
ビットをSRAMまたはDRAMに入力することにより、多数ビットのプログラミングを
実施できることである。このようなバスは明らかに高速通信機構である。最後に
は、プログラミングは遠紫外線照射パルスによって不揮発性または「フローズン
イン（凍結）」にされるであろう。またこのプログラミング操作は高速で行うこ
とができる。なぜなら、これは原則的に並列機構であり得るからである。
【０００５】 （発明の概要） その結果、とりわけ本発明の目的は、幾何学的構成を変更するのではなく、静
的電子配置を変更することにより達成される、上記において特定した機構を有す
るメモリセルを提供することである。好ましくは、この処理は標準PMOSまたはCM
OSセルの処理に基づくべきである。これはバッチまたはウェハレベルの製造手順
が終了した後、回路をプログラムできるようにするが、様々なメモリベースのア
イテムがチップICパッケージ等に機械的に分離される瞬間まで、このようなプロ
グラミングを遅らせることが本質的に必要ではない。 従って、一つの態様によれば、本発明は請求項１によって特徴付けられる。
【０００６】 本発明は不揮発性メモリセルを標準のセルと組み合わせるメモリベースのデバ
イスにも関する。発明の更なる利点は、従属請求項に列挙されている。
【０００７】 （好適な実施形態の詳細な説明） 発明の実施の態様及び利点について、好適な実施形態の開示を参照して、また
特に添付図面を参照して、下記に詳細に説明する。
【０００８】 図１は２つの同一構成のインバータを有する先行技術のSRAMセルを示すもので
ある。第１インバータはｐチャネルトランジスタT1とｎチャネルトランジスタT5
よりなり、ｐチャネルトランジスタT2とｎチャネルトランジスタT6よりなる第２
インバータの出力端に接続されている。第２インバータの入力端は第１インバー
タの出力端に接続される。この回路は第１インバータの出力が各々高または「状
態１」と、低または「状態０」である２つの安定した状態を有する。これらの状
態に対して、第２インバータの出力は各々低及び高である。状態１から状態２へ
の遷移は、トランジスタT3に接続されるビット線を低電圧に維持し、トランジス
タT4に接続される反転ビット線を浮動または高電圧に維持する一方で、ｎチャネ
ルアクセストランジスタT3及びT4のゲート上の、つまりワード線の高電圧を通し
て誘発することができる。
【０００９】 特に、セルを選択する一方で、ビット線と反転ビット線の双方が低電圧であり
、ワード線が高電圧である場合、両インバータの出力は低になる。セルが選択さ
れたままである限り、トランジスタT1とT2のドライブケイパビリティと比較して
、トランジスタT3とT4の現在のドライブケイパビリティは充分に高く、これは安
定した状況である。この状況は、ワード線が高電圧に戻った時にのみ不安定にな
る。そうなると同時に、セル状態は、２つのインバータとアクセストランジスタ
間の電子ミスマッチに応じて、最後には「０」または「１」のいずれかになる。
セルの対称性の故に、セルは共通モード信号として基板の弾みやクロストーク等
の干渉信号に感応しうる。一般的な結果として、小さな実際のミスマッチがセル
を常に同じ安定状態へと駆動する。実際、ミスマッチはセル自体によって局部的
に検出される。
【００１０】 図２は本発明により修正された不揮発性SRAMを示している。この配置はｐチャ
ネルトランジスタT1及びT2のゲートと直列に付加的なコンデンサG1及びG2を有す
るが、これらのコンデンサの追加は余分なプロセスステップを必要とはしない。
これらのコンデンサの各々が１つのポリシリコン電極と、ｐチャネルMOSTの場合
と同様に、ｎウェルによって形成される第２の電極とを有している。２つの電極
はゲート酸化物によって分離されている。従って、両コンデンサの構造はｐチャ
ネルトランジスタと或る類似性を有し、そのソース及びドレイン・インプラント
の両方が省かれている。しかしながら、トランジスタのポリシリコンはｎ型にド
ープされ、ポリシリコン電極とｎウェル間の組み込み電圧を可及的に小さくする
。実際、ｐ型ドーピングが実現可能であるが、あまり魅力的ではない。次に、コ
ンデンサG1及びG2用に使用した符号は、ｐチャネルトランジスタとの類似性に基
づいており、不在の逆チャネル及びソース・ドレインが点線で示されている。各
コンデンサのポリシリコン電極は連合するｐチャネルトランジスタのゲートポリ
シリコン電極に接続される。浮動ゲートの電荷保持特性を高めるために、この接
続はポリシリコンレベルで行われる。つまり、接触する金属相互接続を提供する
ことなく、ゲートとコンデンサ電極が１つの連続するポリシリコン片から作られ
る。ｐチャネルとコンデンサ間のどこかで、ポリシリコンのドーピングがｐ型か
らｎ型へと変化すべきである。しかしながら、結果的に生じるｐ−ｎ接合点はポ
リシリコンの最上部の珪化物層によって短絡されるかもしれない。別の解決策は
、この珪化物層を完全に省くことであり、それは更にデータ保持を改良し得る非
短絡ｐ＋−ｎ＋遷移を作り出すであろう。このようなダイオードの接合点漏電は
、特に接合点がトンネルダイオードとして作動する場合、ポリのｐ＋部分をｎ＋ 部分に接続できるようにするのに充分すぎる程である。
【００１１】 ２つのコンデンサが全く同じであり、２つの浮動ゲートが同じ電荷を持つ場合
、図２の修正されたセルはなお対称的であり、図１のものと同じように反応する
であろう。しかしながら、浮動ゲートの１つに負の電荷を注入することによりそ
の対称性を変化させるかもしれず、ビット線と反転ビット線の両方で低電圧を通
して選択された後、セルが常に同じ状態になるようにする。浮動ゲートの１つへ
の電荷の注入は、このように図２のセルを不揮発的な方法でプログラムするため
に使用することができる。これは以下のように実施されてよい。まず第１に、従
来の方法でセルをその安定状態の１つに、例えば状態「１」にプログラムする。
この状態は、電源電圧が消えた時に失われる。状態「１」では、電源電圧と、ト
ランジスタT1のゲートキャパシタンスとコンデンサG1のキャパシタンス間の比率
と、トランジスタT1の浮動ゲート電極の初期電荷とに応じた強度で、コンデンサ
G1のゲート酸化物内の高電界が浮動ポリシリコン電極からｎウェルへと指向する
。次に、後者の電荷が回路製造中の処理状態と、トランジスタT1のゲート及びコ
ンデンサG1のフローティングプレートにおける浮動ポリシリコン電極の伝導タイ
プとに応じて各々変化する。反対の電動タイプの場合、ポリシリコン電極の２つ
の領域がポリシリコンの珪化物化によって短絡されるかもしれない。一般的に、
初期電荷は絶対値では比較的小さく、コンデンサG1のゲート酸化物内の電界は主
として電源電圧と、キャパシタンス間の比率によって決定される。コンデンサG2
の２つの電極がほぼ同じ電圧を有しているので、コンデンサG2のゲート酸化物を
横切る電界は少ない。
【００１２】 データ状態の「凍結」に対しては、２つのコンデンサがEPROMメモリ、例えば
低圧水銀放電ランプの２５６ｎｍラインを消去するために一般に使用されるもの
と同じような、紫外光または同様の充分短い波長の光に曝されることがありうる
。これは内部光電子放出を誘発し、コンデンサG1のｎウェルの集積層内の電子が
紫外光によって助けられて、ゲート酸化物の電位障壁を横断し、コンデンサG1及
びトランジスタT1の浮動ゲート電極へと移動する。コンデンサG2においてゲート
酸化物の電界強度がコンデンサG1におけるよりはるかに低くなるので、コンデン
サG2のゲート酸化物を横切る電荷転送は、コンデンサG1におけるものと比べて取
るに足らないものとなる。注意すべきことは、指定されたようなプログラミング
放射は概してポリまたは珪化物・窒化物・金属等の物質から作られた層を貫通で
きないが、比較的厚い電界分離層を貫通してコンデンサG1及びG2のゲート酸化物
に達するように作られるべきであることである。他方、対応するｐチャネルのゲ
ート酸化物を横切ることによって、浮動ゲートに注入された電子がそこを出るの
を防止するために、金属層によってｐチャネルの重大な部分を覆う等、様々なｐ
チャネルが紫外光に曝されるのを防止するように注意しなければならない。概し
て、回路は最後の擦過傷防止層によって覆われる。この層は回路をプログラミン
グするために使用される位置において、ＵＶ透過性に作らなければならない。適
用できるＵＶ透過性材料は公共用途に使用されている。
【００１３】 次に、トランジスタT1のゲートへの電子注入が、トランジスタT2のゲートの電
位に対してそのゲートの電位を下げてセルを非対称的にし、それは実際の「１」
状態を安定させる。一旦非対称性が充分強くなると、紫外光のスイッチを切って
もよい。続いてビット線と反転ビット線の両方で低電圧でセルにアクセスすると
、ワード線が再び低くなった後、セルは常に「１」状態に発展し、本来の揮発性
状態が不揮発性状態になったことを示す。不揮発性を実際の用途に供するために
、データ保持の時定数は、適用できる使用分野に従って、数週間から数年の範囲
であるべきである。
【００１４】 説明したプログラミング機構は、まず従来の揮発性方法で多数のNVSRAMを電気
的にプログラムし、続いて遠紫外線照射によって全てのNVSRAMセルを同時に照明
して、各揮発性状態をその対応する不揮発性状態に変えることができる。この計
画の利点は、従来のアドレス指定回路を使用してNVSRAMセルのアレイをプログラ
ムできることである。これは、ボンドパッドの数を容認しがたい程度にまで増大
させることなく、その方法を比較的大きなメモリアレイのためにも適用できるよ
うにする。本発明の特定のアプリケーションは、外部回路とのインターフェイ機
能をより良くするために比較的高い電圧で作動する付加的なI/O回路と共に、よ
り低い電圧で作動する大きな回路を補足する際に存在してもよい。これはこのI/
O回路が設けられるメモリの全部または一部のために、本発明の改良されたセル
を使用できるようにする。他方、本発明のセルは包括的な回路の様々な部分全体
に亘って使用されてもよい。
【００１５】 図３は、ｎチャネルトランジスタT5及びT6を取り除くことによって図１のSRAM
セルから引き出すことができる、先行技術の４トランジスタDRAMセルを示してい
る。これはトランジスタの数を減少させるが、SRAMセルの静的特徴をも取り除き
、その代わりに動的すなわちダイナミックになっている。セルの状態はｐチャネ
ルの１つのゲートに蓄積される電荷量によって決定される。セルは図１のSRAMセ
ルと同じ方法でプログラムすることができる。状態「１」にある選択されていな
いDRAMセルでは、トランジスタT1がこれを伝導性にするのに充分な負の電荷をそ
のゲート電極に有している。その結果、トランジスタT2のゲート・ソースキャパ
シタンスが短絡され、トランジスタT2が非伝導性になるか切断される。これは次
にトランジスタT1のゲート・ソースキャパシタンスに対する電荷がトランジスタ
T2のドレインを介して漏電するのを防止する。しかしながら、残留電流のために
、トランジスタT1のゲート上の電荷は長期間は安定しない。従って、その状態を
維持するために、DRAMセルを繰り返しリフレッシュしなければならない。これは
、相互に等しい抵抗器によって、ビット線と反転ビット線がアースに接続されて
いる間に、そのワード線上の正電荷を通してそのセルを選択することによって行
われる。選択された状態では、アクセストランジスタT3を介してそのドレインに
接続されている抵抗器と共にｐチャネルトランジスタT1がインバータを形成する
。同じことがトランジスタT2とその関連する抵抗器についてもあてはまる。ｎチ
ャネルトランジスタT5及びT6が抵抗器で置き換えられると、上記の選択された状
態の間に、２つのインバータが共に図１のものに匹敵するSRAMを形成する。その
抵抗値が充分に高ければ、そのSRAMセルは双安定であり、その状態はその２つの
安定状態の最も近い方に発展する。この方法で、セルの状態が完全にリフレッシ
ュされる。選択を解除した後、セルはDRAMセルとしての動作に戻る。
【００１６】 図３のDRAMセルは図１のSRAMセルと同じような利点を有する。その状態は読出
しまたはリフレッシュの間に局部的に検出され、それはクロストークや基板の弾
み等の干渉に対してセルを比較的強健にする。プログラムされていないセルをリ
フレッシュする場合、図１のSRAMセルの場合と同じように、セルのトランジスタ
間のミスマッチがその最終的な状態を決定する。
【００１７】 図４は本発明によるバッテリーレス・４トランジスタ不揮発性DRAMセルを示し
ており、このセルを以後NVDRAMと称する。変更は図２のものに対応する。プログ
ラムされたNVDRAMセルの状態は、図２を参照して説明したのと同じ手順により、
このセルを紫外光に曝すことによって不揮発性になる。NVDRAMセルのアレイへの
データの書込みは、暗がりで、あるいは既にオンになっている遠紫外線照射によ
る等、いずれによって行われてもよいが、但しこれが周辺の電子回路を妨げない
限りにおいてである。暗がりでの書込みの間、格納されたデータは揮発性のまま
であり、データロスを防止するためにリフレッシュしなければならない。しかし
ながら、一旦紫外光のスイッチが入れられると、NVDRAMセルはスタティックセル
になる。これは２つのコンデンサG1及びG2のｎウェルによって集められるUV光電
流によって引き起こされる。これらの光電流は図４内の電流源I1及びI2によって
表されている。電流自体は、UVがオンの時にのみ存在するので、その一時的な特
徴をあらわすために点線で示されている。その結果として、UVがオンである限り
、NVDRAMアレイ内のデータをリフレッシュすることはもはや必要でない。更に、
オリジナルデータ書込みもUV光の下で行われる場合、プログラミング中にリフレ
ッシュは全く必要ではない。
【００１８】 UV光のスイッチを切った後、NVDRAMのｐチャネルトランジスタのドレインノー
ドに蓄積された電荷が失われる。しかしながら、ｐチャネルトランジスタの浮動
ゲートノードに注入された電荷がセルを非対称にする。このようなセルがリセッ
トされた場合、それは図２のNVDRAMセルの場合と同様に、常に同じ状態へと発展
する。
【００１９】 上述のリフレッシュ方法は一例にすぎない。様々なはるかに進んだ方法が存在
し、当業者に自明であるように、上述の方法の代わりに、あるいは上述の方法と
組み合わせて実行されてよい。また図３及び図４において開示したｎ型トランジ
スタの代わりに、ｐ型アクセストランジスタを使用することも可能である。NVDR
AMの場合、これはその回路をPMOS回路にする。トランジスタT1及びT2は常にｐチ
ャネルであることに注意されたい。
【００２０】 更に、UV光により誘発される非対称性があまり高すぎない限り、原則的に、不
揮発性データが格納されているNVSRAMとNVDRAMセルを、各々従来のSRAMセル及び
DRAMセルとして使用してもよい。多くの実例では、これは１つの両立できる解決
策を表すことが予想される。このような二重使用セルでは、不揮発性データは、
例えば、ブートデータシーケンスまたはデフォルトデータ値等、初期状態を保存
するために使用されてもよい。必要であれば、これらの不揮発性データが後に再
びオーバーライトされてもよい。
【００２１】 上記において開示した好適な実施形態では、コンデンサG1及びG2のフローティ
ングプレートにある浮動ポリシリコンの伝導タイプは、コンデンサG1及びG2のｎ
ウェルプレート内のものよりはるかに高いドナー濃度を有するｎ型であるべきで
ある。この方法で、コンデンサG1及びG2のコンデンサプレート間の内蔵電位差が
ほとんどゼロになる一方、「１」状態のセルに対しては、コンデンサG1のポリシ
リコンゲート内に無視できる程度のゲートデプレションのみがある。これは、コ
ンデンサG2内では電界強度をほとんどゼロに保つ一方、コンデンサG1のゲート酸
化物内の電界強度を高くする助けをするであろう。しかしながら、反対状態のセ
ルに対しては、同じことがコンデンサG1及びG2の役割を交換した状態に保持する
であろう。一方で完全なメモリセルの論理状態と、他方で特定のデータノードの
論理状態間のマッピングはもちろん自明であるべきである。
【００２２】 図５は、不揮発性メモリセル４６を標準のメモリセル４４と組み合わせた、本
発明によるメモリベースのデバイス２０を示している。メモリベースのデバイス
は様々な処理または他の非メモリデバイス、また更には発明に属さないメモリア
レイを含んでいてもよい。図中、デバイス２０はライン２８でアドレスを提供し
、ライン３０でデータを通信する制御デバイス２４に属している。更に、デバイ
ス２４はライン２６を通して不特定の外部回路に接続される。マルチプレクサ３
８は標準のセルアレイ４４に接続される双方向性パス４０を有し、更にデータパ
ス４２を通して不揮発性メモリセルアレイ４６からデータを受信する。ライン２
８上のアドレスはライン３４を通して不揮発性メモリセルアレイ４６を選択的に
アドレス指定し、同様にライン３６を通して標準のメモリセルアレイ４４を選択
的にアドレス指定するために、アドレスデコーダ３２によって受け取られる。不
揮発性メモリセルは標準のメモリセルより大きく、それは図中明らかに指摘され
ている。制限はなく、そのサイズ比は２〜１０の領域であってよい。不揮発性セ
ルの全体の面積は全面積の１０％以下であってよい。簡略化のために、タイミン
グ及び電力伝送・マルチプレクサ制御はその描写において抑制されているが、こ
のような抑制は関連する相互接続も含んでなされている。
【図面の簡単な説明】
【図１】 従来の６トランジスタSRAMセルを示す。
【図２】 本発明による不揮発性SRAMセルを示す。
【図３】 従来の４トランジスタDRAMセルを示す。
【図４】 本発明による不揮発性DRAMセルを示す。
【図５】 不揮発性セルを標準セルと組み合わせたメモリベースのデバイスを示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/105 Ｇ１１Ｃ 17/00 ６２５ 27/108 27/11 (72)発明者 フランシスカス、ピー．ウィダーショーベ ン オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 アン、ジェイ．アネマ オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 マウリツ、エム．エヌ．ストームス オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 マーセリヌス、ジェイ．エム．ペルグロム オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5B015 JJ21 KA10 5B025 AA07 AB02 AC03 AE05 5F083 AD14 AD69 BS38 BS49 ER25 GA12 JA35 JA40 JA53 ZA12 ZA14 【要約の続き】 てラジエーションアクセスが可能である。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 第１および第２のインバータを備え、各インバータはクロスカップリング手段
    によって、MOS RAMセルを形成するために他方のインバータの入力ノードにクロ
    スカップリングされる出力ノードを有し、各インバータの出力ノードは各ビット
    線に対する別々のアクセストランジスタの導電パスを介して選択的に接続され、
    前記アクセストランジスタの制御電極は共通のワード線に接続され、前記セルは
    前記メモリセルのRAM及びプログラマブル読取専用動作の両方を提供するように
    構成された、不揮発性ランダムアクセスメモリセルを有するメモリを備えた集積
    回路において、 前記クロスカップリング手段はそれぞれコンデンサ手段（G1、G2）を備え、こ
    のコンデンサ手段はそれぞれ前記第１および第２のインバータの各ｐ型トランジ
    スタの制御電極と直列にされて、コンデンサとその関連するｐチャネルトランジ
    スタのゲート電極間の相互接続ノードを浮動にし、またこれらのノードまわりの
    絶縁体を通してセルをデータ保持性にし、ノードは当該セルのビット線およびワ
    ード線上の信号を通して、一時的かつ電気的にプログラム可能であり、また 前記ノードは、前記セル内の非永久的にプログラムされた情報を不揮発性の情
    報にする、 内部光電子放出を誘発する短波放射に対してラディエーションアクセス可能で
    あることを特徴とする集積回路。
  2. 【請求項２】 前記メモリセルは、それに加えられる付加的な構造層なしに、標準のMOS製造
    プロセスで製造される、請求項１に記載の集積回路。
  3. 【請求項３】 前記アクセストランジスタはNMOSであるCMOSセルとして製造される、請求項１
    に記載の集積回路。
  4. 【請求項４】 前記コンデンサ手段は１つのポリシリコン電極と、さらなるｎウェル電極とを
    有し、ｐチャネルMOSTと組み合わされる、請求項１に記載の集積回路。
  5. 【請求項５】 前記ポリシリコンはｎ＋ドーピングされる、請求項４に記載の集積回路。
  6. 【請求項６】 前記制御電極とコンデンサ手段間の接続がポリシリコンレベルで相互接続され
    、短絡珪化物層を有する、請求項５に記載の集積回路。
  7. 【請求項７】 ｐチャネルが内部光電子放出を誘発する放射を受けないようにする放射防止手
    段を更に有する、請求項１に記載の集積回路。
  8. 【請求項８】 前記第１および第２のインバータは各々相互に反対の伝導型の２個のトランジ
    スタの直列回路を備え、それによって不揮発性スタティックRAMセルを構成して
    いる、請求項１に記載の集積回路。
  9. 【請求項９】 前記第１および第２のインバータは各々単一のトランジスタからなり、それに
    よって不揮発性ダイナミックRAMセルを構成している、請求項１に記載の集積回
    路。
  10. 【請求項１０】 前記内部光電子放出を誘発する短波放射を伝達するために、短波放射透過性擦
    過傷防止層が設けられている、請求項１に記載の集積回路。
  11. 【請求項１１】 前記不揮発性ランダムアクセスメモリセルと同様の、複数の第１の不揮発性メ
    モリセルを複数の第２の標準メモリセルと組み合わせ、前記不揮発性メモリセル
    と前記標準メモリセルとは少なくとも部分的に共有するアドレス指定機能を有す
    る、請求項１に記載の集積回路。
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