NL1005932C2 - Werkwijze voor het verhinderen van de vorming van ionenimplantatiegeïnduceerde randdefecten. - Google Patents
Werkwijze voor het verhinderen van de vorming van ionenimplantatiegeïnduceerde randdefecten. Download PDFInfo
- Publication number
- NL1005932C2 NL1005932C2 NL1005932A NL1005932A NL1005932C2 NL 1005932 C2 NL1005932 C2 NL 1005932C2 NL 1005932 A NL1005932 A NL 1005932A NL 1005932 A NL1005932 A NL 1005932A NL 1005932 C2 NL1005932 C2 NL 1005932C2
- Authority
- NL
- Netherlands
- Prior art keywords
- substrate
- surface layer
- implantation
- depression
- recrystallization
- Prior art date
Links
- 230000007547 defect Effects 0.000 title claims description 49
- 238000000034 method Methods 0.000 title claims description 39
- 230000015572 biosynthetic process Effects 0.000 title claims description 23
- 238000005468 ion implantation Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims description 88
- 239000002344 surface layer Substances 0.000 claims description 57
- 150000002500 ions Chemical class 0.000 claims description 21
- 238000000137 annealing Methods 0.000 claims description 15
- 239000013078 crystal Substances 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 4
- 238000002513 implantation Methods 0.000 description 58
- 238000001953 recrystallisation Methods 0.000 description 35
- 239000010410 layer Substances 0.000 description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 21
- 229920005591 polysilicon Polymers 0.000 description 21
- 239000003990 capacitor Substances 0.000 description 20
- 230000015654 memory Effects 0.000 description 14
- 238000003860 storage Methods 0.000 description 14
- 230000008569 process Effects 0.000 description 13
- 238000005530 etching Methods 0.000 description 12
- 125000006850 spacer group Chemical group 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000007790 solid phase Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000009826 distribution Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 230000003993 interaction Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 241000282320 Panthera leo Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000011176 pooling Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
- 238000002054 transplantation Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
- H01L21/2652—Through-implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
WERKWIJZE VOOR HET VERHINDEREN VAN DE VORMING VAN IONENIMPLANTATIE-GEÏNDUCEERDE RANDDEFECTEN
De onderhavige uitvinding heeft betrekking op een werkwijze voor 5 het reduceren van de waarschijnlijkheid dat defecten worden gevormd tijdens de fabricage van halfgeleiderinrichtingen. Meer in het bijzonder heeft de onderhavige uitvinding betrekking op een werkwijze voor het verhinderen vein defectvorming in een substraat dat is onderworpen aan ionenimplantatie gevolgd door gloeien, omvattende de stappen van 10 het vormen van een eerste oppervlaktelaag over tenminste een gedeelte van het substraat, het implanteren van ionen in het substraat door de eerste oppervlaktelaag en het gloeien van het substraat.
Een dergelijke werkwijze is bijvoorbeeld bekend uit EP--A-0 762 49Ο, waarin een werkwijze wordt geopenbaard voor het vervaar-15 digen van een LDD-MOSFET.
Er is een continue tendens voor het verhogen van de opslagdicht-heid van geïntegreerde-schakeling-geheugens om hogere niveaus van data-opslag op één enkele chip te verschaffen. Hogere-dichtheid-geheu-gens verschaffen een opslag die in het algemeen compacter is en vaker 20 goedkoper is op een per-bit-basis dan een equivalente hoeveelheid opslag die op meervoudige chips wordt verschaft. Het is in het algemeen mogelijk geweest om deze hogere opslagniveaus bij equivalente of verbeterende prestatieniveaus te verschaffen vergeleken met eerdere chips van lagere dichtheid. Historisch gezien is de dichtheid van 25 geïntegreerde-schakeling-inrichtingen gedeeltelijk verhoogd door het verkleinen van de grootte van structuren zoals bedradingsleidingen en transistorgates, en door het verkleinen van de scheiding tussen de structuren die de geïntegreerde-schakeling-inrichting vormen. Naar het reduceren van de grootte van schakelingsstructuren wordt algemeen 30 verwezen als beperken van de "ontwerpregels" die worden gebruikt voor de fabricage van de geïntegreerde-schakeling-inrichting.
In dynamische willekeurig toegankelijke geheugens (dynamic random access memories = DRAM's) wordt informatie kenmerkend opgeslagen door het selectief laden of ontladen van elke condensator van een array van 35 condensatoren die zijn gevormd op het oppervlak van een halfgeleider-substraat. Veelal wordt één enkele bit binaire informatie opgeslagen op elke condensator door een ontladen condensatortoestand met een logische nul te verbinden en een geladen condensatortoestand met een 1 0059 3 21 2 logische één te verbinden. Het oppervlaktegebied van de elektroden van de geheugencondensatoren bepaalt de hoeveelheid lading die op elk van de condensatoren kan worden opgeslagen voor een gegeven bedrijfsspan-ning, voor de elektrodenscheiding die betrouwbaar kan worden gefabri-5 ceerd, en voor de diëlektrische constante van het condensatordiëlek-tricum dat kenmerkend wordt gebruikt tussen de elektroden van de la-dingopslagcondensator. Lees- en schrijfbewerkingen worden in het geheugen uitgevoerd door het selectief koppelen van de ladingopslagcon-densator met een bitleiding voor het overdragen van lading van of naar 10 de ladingopslagcondensator. De selectieve koppeling van de lading-opslagcondensator met de bitleiding wordt kenmerkend bewerkstelligd met gebruikmaking van een overdrachtsveldeffecttransistor (FET). Het bitleidingscontact wordt kenmerkend gemaakt naar een van de sour-ce/drain-elektroden van de overdrachts-FET en de ladingopslagcondensa-15 tor wordt gekenmerkend gevormd in contact met de andere van de sour-ce/drain-elektroden van de overdrachts-FET. Woordleidingsignalen worden toegevoerd aan de gate van de FET om één elektrode van de ladingopslagcondensator via de overdrachts-FET met het bitleidingscontact te verbinden, waardoor de overdracht van lading tussen de ladingopslag-20 condensator en de bitleiding wordt vergemakkelijkt.
Figuur 1 toont in schematische doorsnede twee geheugencellen van een DRAM in een tussenliggend fabricagestadium. De geïllustreerde DRAM-cellen worden gevormd op een P-type-substraat 10 en omvatten dikke veldoxidegebieden 12 voor het verschaffen van isolatie ten op-25 zichte van andere, aangrenzende geheugencellen. Een gate-oxidelaag 14 wordt gevormd door thermische oxidatie op een deel van het actieve inrichtinggebied tussen de veldoxidatiegebieden, en polysilicium gate-elektroden 16 worden gevormd op de gate-oxidelaag 14. De twee gate-elektroden 16 die in figuur 1 zijn geïllustreerd zijn deel van twee 30 onafhankelijke overdrachts-FET's voor de twee geïllustreerde geheugencellen. Polysicilium gate-elektroden 16 worden gevormd door het aanbrengen van een laag van ongedoteerd polysilicium over het substraat, kenmerkend met gebruikmaking van lage-druk-chemische-dampdepositie (low pressure chemical vapor deposition = LPCVD), en dan implanteren 35 van onzuiverheden in het polysilicium en activeren van de onzuiverheden om de polysiliciumlaag geleidend te maken. De gate-elektroden worden dan van patronen voorzien met gebruikmaking van conventionele ^ " fotolithografietechnieken. Een laag siliciumoxide 18 wordt verschaft 3 over de polysilicium gate-elektroden 16 om de gate-elektroden in navolgende verwerkingsstappen te beveiligen en, vaak, om als een etsstop voor navolgende etsstappen te dienen. Zijkant-oxide-afstandsstuk-structuren 20 worden eveneens verschaft grenzend aan de gate-elektro-5 den tijdens het source/drain-implantatieproces (hieronder beschreven). Op hetzelfde moment dat de gate-elektroden 16 worden gevormd, worden bedradingsleidingen 22 die verschillende gate-elektroden verbinden gevormd op veldoxidegebieden 12. Omdat de bedradingsleidingen in het algemeen worden gevormd in hetzelfde proces dat gebruikt wordt om de 10 gate-elektroden 16 te vormen, hebben de bedradingsleidingen een gelijksoortige structuur die bestaat uit polysilicium leidingen 22 die worden bedekt door oxidelagen 24 met zijkant-oxide-afstandsstuk-structuren 26 die naast de bedradingsleidingen 22 worden gevormd.
Gedoteerde source/drain-gebieden 28, 30, 32 worden aan beide 15 zijden van de polysilicium gate-elektroden 16 gevormd om de kanaalge-bieden van de overdrachts-FET's te definiëren. Het source/drain-gebied 30 dat gemeenschappelijk is voor de overdrachts-FET's zal dienen als het bitleidingscontact voor de twee geïllustreerde geheugencellen. Licht gedoteerde drain (lightly doped drain = LDD)-structuren worden 20 vaak gebruikt in kleine-ontwerpregel-geheugentransistoren van het type die hoofdzakelijk worden gebruikt in moderne geheugen- en logische inrichtingen. LDD-source/drain-gebieden 28, 30 en 32 worden kenmerkend gevormd in een twee-stappen-proces, beginnend met een relatief laag-niveau-doteringsmiddel-implantatie die zelf-uitgericht wordt gemaakt 25 met de polysicilium-gate-elektroden 16. Afstandsstuk-oxidegebieden 20 worden dan gevormd aan beide zijden van de gate-elektroden 16 door het eerst aanbrengen van een laag van CVD-oxide over de inrichting en dan anisotroop terugetsen van de oxidelaag om het substraat over de source/drain-gebieden 28, 30 en 32 bloot te leggen. Het terugetsen van de 30 CVD-oxidelaag genereert de afstandsstuk-oxidegebieden 20 aan beide zijden van de polysilicium gate-elektroden 16 en aan beide zijden van de polysilicium bedradingsleidingen 22. Nadat de afstandsstuk-oxidegebieden 20 zijn verschaft aan beide zijden van de polysilicium gate-elektroden 16 wordt een tweede, zwaardere ionenimplantatie in de sour-35 ce/drain-gebieden 28, 30 en 32 gemaakt, zelf-uitgericht ten opzichte van de afstandsstuk-oxidegebieden 20 om de source/drain-gebieden te voltooien.
10059321 4
Na de vorming van de overdrachts-FET’s van de DRAM-cellen, gaat het verwerken verder voor het vormen van de ladingopslagcondensatoren en de bitleidingscontacten door eerst een isolerende silicium oxide-laag 34 over de structuur van figuur 1 aan te brengen met gebruikma-5 king van chemische dampdepositie (CVD). De resulterende structuur wordt getoond in figuur 2. Openingen 36 worden dan gevormd door conventionele fotolithografie door de silicium oxidelaag 34 om de sour-ce/drain-gebieden 28, 32 van het substraat bloot te leggen. Met verwijzing nu naar figuur 3 wordt een laag van ongedoteerd polysilicium 10 38 vervolgens aangebracht door lage-druk-chemische-damp-depositie (LPCVD) over het oppervlak van de inrichting en binnen de openingen 36 in contact met source/drain-gebieden 28, 32. De polysiliciumlaag 38 zal een deel vormen van de onderste elektrode van de ladingopslagcon-densator voor de DRAM-geheugencellen. De laag wordt gedoteerd door 15 ionenimplantatie en gloeiing en dan worden de onderste elektroden 38 gedefinieerd door middel van fotolithografie. Een diëlektrische con-densatorlaag 40, zoals een tweelaagsstructuur van siliciumnitride en siliciumoxide, wordt verschaft over de oppervlakken van de onderste elektroden 38. Bovenste condensatorelektroden 42 worden gevormd door 20 aanbrengen, doteren en patroneren van een laag van polysilicium, waardoor de structuur ontstaat die in figuur 4 is geïllustreerd.
Het verwerken gaat verder met het afdekkend aanbrengen van een laag van diëlektrisch tussenlaag-materiaal, zoals een gedoteerd glas dat wordt aangebracht door middel van atmosferische-druk-CVD van een 25 TEOS-brongas, over de structuur van figuur 4. Een bitleidingscontact 46 wordt geopend door de diëlektrische laag 44 door middel van conventionele fotolithografie voor het blootleggen van het gemeenschappelijke source/drain-contact 30. Het bitleidingscontact 50 wordt dan gevormd, kenmerkend door het verschaffen van een aanvullende bitleidings-30 contact-ionenimplantatie en dan verschaffen van een of meer lagen van metaalsputter of CVD die worden aangebracht over het oppervlak van de laag 44 en binnen de opening 46 zoals is geïllustreerd in figuur 5· De bitleiding wordt dan van patronen voorzien en verdere verwerking wordt uitgevoerd voor het voltooien van de inrichting.
35 Het reduceren van de ontwerpregels die worden gebruikt voor het vormen van de inrichting die is geïllustreerd in figuur 5 stelt verhoogde eisen aan veel van de structuren die in figuur 5 zijn geïllustreerd, samen met de verwerkingstechnieken die worden gebruikt voor i ü 0 / 5 het vormen van de structuren. De vorming van source/drain-gebieden wordt kritischer vanwege de relatief ondiepere en smallere sour- ce/drain-gebieden die in geheugencellen met gereduceerde dimensie zijn opgenomen. Er is een grotere behoefte aan de besturing van implanta-5 tie-energieën en de mate van diffusie van source/drain-gebieden om kleine inrichtingafmetingen te bereiken. Er bestaat tevens een behoefte aan het handhaven van zeer geleidende source/drain-gebieden voor het handhaven van het hoge prestatievermogen van deze structuren. Een aspect van het handhaven van hoge geleidingsniveaus is het verhinderen 10 van de vorming van defecte structuren in de source/drain-gebieden.
Verscheidene typen van kristalroosterdefectstructuren kunnen worden gevormd in de processen van het implanteren van doteringsmidde-lionen in halfgeleidersubstraten en gloeien van de substraten voor het activeren van de geïmplanteerde doteringsmiddelen. De ionenimplante-15 ringsdoses die worden gebruikt voor het vormen van veel halfgeleider-schakelcomponenten kunnen het kristallijne silicium halfgeleidersub- straat waarin de doteringsmiddelionen zijn geïmplanteerd amorf maken. Het substraat moet vervolgens worden gegloeid om de implantatie te activeren en vaak om de amorfe zone te herkristalliseren. Herkristal-20 lisatie van geïmplanteerde siliciumsubstraten vindt plaats door vaste-fase-epitaxiale-(SPE)-opgroei (SPE = solid-phase epitaxial). SPE-opgroei is een proces waarin het substraat wordt verhit tot een temperatuur onder het smeltpunt van het substraatmateriaal. Kristalgroei vindt plaats door vaste-toestand-transport en gaat verder over de 25 grens tussen het kristallijne {geïmplanteerde of niet-geïmplanteerde) deel van het substraat en het amorfe, geïmplanteerde gebied van het substraat. De herkristallisatie vindt incrementeel plaats, waarbij de richting van herkristallisatie van elk incrementeel amorf gebied wordt bepaald door de oriëntatie van het kristallijne gebied waarop de her-30 kristallisatie plaatsvindt. Derhalve zal de oriëntatie van het kristallijne substraat aan het grensvlak van het kristallijne gebied en het amorfe gebied de richtingen van SPE-opgroei bepalen.
Vanwege de vorm van de grens van het amorfe gebied, kan de SPE-opgroei over verschillende kristallijne vlakken verder gaan. Diverse 35 studies hebben aangegeven dat SPE-opgroei die over verschillende kristallijne vlakken plaatsvindt kan leiden tot de vorming van defecten in het kristal. Bijvoorbeeld, de samenbrenging van groeivoorkanten die overeenkomen met twee verschillende kristalvlakken kan leiden tot de ' s.
6 vorming van uitgebreide defectstructuren in geherkristalliseerde silicium substraten. Andere vormen van restdefecten kunnen in het kristal-rooster worden geïntroduceerd, zowel door implantatie als door andere processen. De aanwezigheid van gate-lagen en zijwand-afstandsstuklagen 5 op het substraat kan bijvoorbeeld drukspanningen op het onderliggende materiaal introduceren, in het bijzonder tijdens navolgende thermische verwerkingsstappen. De aanwezigheid van dergelijke spanningen kan defecten genereren zoals roosterfouten en kan leiden tot vermeerdering van roosterfouten.
10 Bepaalde typen van defecten die bekend zijn als geprojecteerde bereikdefecten (projected range defects = PRD's) en eind-van-bereik-defecten (end of range defects = ERD's) kunnen worden gevormd in geïmplanteerde en gegloeide gebieden van het substraat. PRD's en ERD's zijn secundaire defecten (roosterfouten of leidingsdefecten), waarbij 15 PRD's zich nabij het gebied van maximum geïmplanteerde ionenconcentratie bevinden en ERD's zich nabij het amorf-kristallijne grensvlak na implantatie bevinden. Men gelooft dat deze defecten resulteren uit verticale SPE-opgroei van amorf silicium, dat wil zeggen, opgroei loodrecht ten opzichte van het silicium oppervlak, en de defecten 20 kunnen roosterfoutlussen omvatten die binnen het geïmplanteerde gebied zijn begraven. De lokatie en dichtheid van PRD's en ERD's zijn gerelateerd aan de energie en dosis van de implanteringsionen. Een ander type defect dat betrekking heeft op herkristallisatie van een silicium dat amorf is gemaakt door ionenimplantatie is het maskerranddefect 25 (mask edge defect = MED). Er wordt geloofd dat MED's roosterfouten zijn die resulteren uit het samenbrengen van herkristallisatie-voor-kanten van verticale en laterale SPE-opgroei. Tijdens het gloei- en herkristallisatieproces neigen de roosterfouten die zijn gevormd van de samenkomende SPE-opgroeivoorkanten te agglomereren als er aanvul-30 lende epitaxiale lagen worden gevormd, waarbij de defecten in een structuur groeien waarvan is beschreven dat deze soortgelijk is aan een korrelgrens. Deze vergrote defectstructuur kan het elektronentransport beïnvloeden als deze langs een hoofdrichting van stroomloop is geplaatst. Dergelijke defectstructuren kunnen worden gevormd nabij 35 de laterale randen van de implantatiezone bij of nabij het substraat-oppervlak, vaak op de lokatie waar een herkristallisatie-substraat-oppervlak aan een andere structuur op het oppervlak van het substraat grenst, en kan leiden tot junctie-lekproblemen.
i 7
Doelstelling van de onderhavige uitvinding is het verschaffen van werkwijzen voor het verhinderen van defecten die worden gevormd na herkristallisatie van silicium halfgeleidersubstraten die amorf zijn gemaakt door, bijvoorbeeld, ionenimplantatie.
5 Deze doelstelling wordt bereikt doordat de onderhavige werkwijze verder de stap omvat van het selecteren vein een dikte van de eerste oppervlak tel aag die ten minste gelijk is aan een waarde t die wordt bepaald door het kiezen van een gewenste hoek Θ tussen kristalopgroei-richtingen, het bepalen van een geprojecteerd bereik van ionenimplan-10 tatie-afstand Rp in het substraat, het bepalen vein een geprojecteerde standaardafwijking ARp langs een eerste asrichting, het bepalen van een geprojecteerde standaardafwijking ΔΥ langs een tweede asrichting; en het oplossen van de volgende vergelijking voor t: t = Rp + cos6[[(AYsin0)2+(ARpcos0)2]0,5].
15 Bepaalde voorkeursuitvoeringsvormen van de uitvinding omvatten een werkwijze voor het besturen van de vorm van een herkristallisatie-grensvlak zodat SPE- (vaste-fase epitaxiale) opgroei hoofdzakelijk plaatsvindt langs een reeks voorkeursrichtingen. Specifieke van deze uitvoeringsvormen verschaffen een concaaf gevormd oppervlaktelaag op 20 het substraat waar doorheen ionenimplantatie plaats zal hebben. De dikte van de oppervlaktelaag is bij voorkeur geselecteerd voor het begrenzen van de diepte waarop ionen in het substraat worden geïmplanteerd. Alternatief worden de dikte, oppervlaktetopografie of andere karakteristieken van de oppervlaktelaag zodanig gekozen dat de grens 25 tussen het kristallijne substraat en het amorfe geïmplanteerde gebied een voorkeursvorm heeft. Geschikte selectie van de vorm van het im-plantatieprofiel kan de SPE-opgroei begrenzen tot specifieke voorkeursrichtingen, waardoor de mogelijkheid wordt gereduceerd dat herkristallisatie defectstructuren zal vormen van de soort die het pres-30 tatievermogen kan schaden.
Nadat de oppervlaktelaag op het substraat is geplaatst, wordt de implantatie uitgevoerd. Gloeiing activeert dan de implantering en herkristalliseert een willekeurig amorf gebied.
Uitvoeringsvormen van de uitvinding worden beschreven met verwij-35 zing naar de begeleidende tekeningen die, voor illustratieve doeleinden, schematisch zijn en niet op schaal zijn getekend.
Figuren 1~5 tonen dwarsdoorsneden van een gebruikelijk DRAM volgens de stand van de techniek in verscheidende fabricagestadia.
- M
8
Figuur 6 toont een dwarsdoorsnede van een ionenimplantatiezone voor een bitleidingscontact.
Figuur 7 toont een dwarsdoorsnede van contactranddefecten die zijn gevormd tijdens herkristallisatie en gloeiing van de implantatie-5 zone van figuur 6.
Figuur 8 toont een dwarsdoorsnede van een implantatieprofiel in een substraat dat een algemeen vlak oppervlak heeft.
Figuur 9 toont een dwarsdoorsnede van een substraat met een op-pervlaktelaag waar doorheen implantatie wordt uitgevoerd.
10 Figuur 10 toont verscheidene dimensies die betrekking hebben op implantatie door een oppervlaktelaag heen en in een substraat.
Figuur 11 toont een dwarsdoorsnede van een substraat met een gebogen oppervlaktedeel volgens uitvoeringsvormen van de onderhavige uitvinding.
15 Figuur 12 toont een dwarsdoorsnede van een substraat met een gebogen oppervlak en een gebogen oppervlaktelaag volgens uitvoeringsvormen van de onderhavige uitvinding.
Figuur 13 toont een dwarsdoorsnede van een substraat met een algemeen plat oppervlak en een gebogen oppervlaktelaag volgens uitvoe-20 ringsvormen van de onderhavige uitvinding.
Figuur l4 toont een dwarsdoorsnede van een DRAM in een tussenliggend verwerkingsstadium volgens uitvoeringsvormen van de onderhavige uitvinding.
Figuur 15 toont een dwarsdoorsnede van een DRAM inclusief een 25 bitleidingscontact dat is gevormd volgens uitvoeringsvormen van de onderhavige uitvinding.
Figuur 16 toont een dwarsdoorsnede van een DRAM in een tussenliggend verwerkingsstadium met een gebogen oppervlak voor implantatie erdoor heen volgens uitvoeringsvormen van de onderhavige uitvinding.
30 Een typisch bitleidingscontactgebied 30 zoals te zien is in figuur 5 kan worden onderworpen aan drie ionenimplantatiestappen en tussen één en drie gloeistappen in een kenmerkend fabricageproces. Tenminste één gloeistap is gewoonlijk nodig voor het elektrisch activeren van de doteermiddelen en voor het verhelpen van tenminste een 35 deel van de roosterschade die is veroorzaakt door de ionenimplantatiestappen. Typische implantatiedoseringen voor hoge-dichtheid-, ondiepe junctie-inrichtingen kunnen een deel of het gehele contactgebied amorf maken. Het gloeien wordt in dergelijke gevallen uitgevoerd om de araor- *v I O 0 ^ ^ 9 fe zone te herkristalliseren. Er wordt geloofd dat de herkristallisa-tle verdergaat door vaste-fase epitaxiale opgroei (SPE), waarin een vaste-fase-transformatie plaatsvindt waardoor de amorfe zone wordt getransformeerd naar een kristallijne structuur door atomisch trans-5 port en herorganisatie aan de grens tussen de amorfe en kristallijne gebieden. De herkristallisatie kan voortgaan in richtingen die in het algemeen loodrecht zijn ten opzichte van de grens van het amorfe gebied. Derhalve is de oriëntatie van elk incrementele geherkristalli-seerde gebied afhankelijk van de oriëntatie van het kristallijne ge-10 bied vanwaar de herkristallisatie verder gaat. Als resultaat bepaalt de oriëntatie van het kristallijne substraat aan het grensvlak tussen het kristallijne deel van het substraat en het amorfe deel de kristallijne richtingen waarlangs de herkristallisatie verder gaat.
De herkristallisatie van amorfe siliciumgebieden kan de vorming 15 van een verscheidenheid aan defecten bewerkstelligen. Geprojecteerde bereikdefecten (PRD's) en eind-van-bereik-defecten (ERD's) zijn secundaire defecten (kenmerkend roosterfoutlussen) die worden gevormd binnen het geïmplanteerde gebied van het substraat tijdens SPE-herkris-tallisatie van amorf silicium. PRD's worden gevonden nabij het gebied 20 van maximum geïmplanteerde ionenconcentratie en ERD's worden gevonden nabij het amorf-kristallijne grensvlak na implantatie. Van deze defecten wordt geloofd dat ze het resultaat zijn van verticale SPE-opgroei van amorf silicium. De lokatie en dichtheid van PRD's en ERD's hebben betrekking op de energie en dosis van de implanteringsionen. Een ander 25 type defect dat verband houdt met herkristallisatie van een silicium dat amorf wordt gemaakt door middel van ionentransplantatie is het maskerranddefect (MED). MED's bevinden zich kenmerkend nabij de hoeken van de geherkristalliseerde zone onder of nabij maskerranden. De vorming van MED's tijdens herkristallisatie van de amorfe zone is afhan-30 kelijk van de richting van kristallografische opgroei. SPE opgroei-snelheden zijn verschillend langs verschillende kristallografische richtingen, en er wordt geloofd dat MED's resulteren uit de samenbren-ging van de herkristallisatievoorkanten van zowel verticale als laterale SPE-opgroei.
35 Figuren 6 en 7 illustreren de vorming van maskerranddefecten in een geïmplanteerd en gegloeid bitleidingscontactgebied, waarbij ionenimplantatie wordt uitgevoerd op het substraat 110 dat een implantatie-gebied heeft dat is gedefinieerd bijvoorbeeld met gebruikmaking van j ... - 10 fotolithografische (geïllustreerde) of directe-bundel-schrijftechnieken. De implantatie wordt kenmerkend uitgevoerd loodrecht ten opzichte van het substraat 110 oppervlak in de richting 112, waardoor de implantatie- en amorfe zone 114 wordt gevormd. Zoals in figuur 6 is 5 getoond, benadert de vorm van de implantatiezone een Gaussische verdeling, waarbij een maximum implantatieconcentratie wordt aangebracht aan het wijdste gedeelte van de zone 114. Na de implantatie wordt een gloeistap uitgevoerd voor het herkristalleren van de amorfe zone 114. Tijdens de gloeiing vindt de herkristallisatie plaats door vaste-fase 10 epitaxiale (SEP) hergroei langs de grens tussen het kristallijne deel van het substraat en het amorfe gebied van het substraat. De herkristallisatie vindt plaats in lagen, waarbij de herkristallisatierichting van elke laag wordt bepaald door de oriëntatie van het kristallijne gebied waarop de herkristallisatie plaatsvindt. Derhalve zijn de rich-15 tingen van kristalgroei afhankelijk van de oriëntatie van het kristallijne gebied aan het grensvlak.
Zoals in figuur 7 te zien is, kan herkristallisatie plaatsvinden in veelvoudige richtingen, inclusief verticaal in de [001] richting en lateraal langs de [110] richting. Herkristallisatie begint in het 20 algemeen aan het grensvlak tussen de amorfe zone en kristallijne gebieden in het substraat, en vindt plaats bij verschillende snelheden in verschillende gebieden. Als de kristalvoorkanten die in verschillende richtingen groeien elkaar snijden, kunnen defecten worden gegenereerd en worden vastgehouden op het snijpunt tussen de kristalgroei-25 voorkanten, zoals is geïllustreerd door de pijlen 113 en 115 in figuur 7· Als de kristalgroei voortschrijdt door de amorfe zone, accumuleren de defecten en worden vastgehouden langs de vlakken waar de kristallen groeivoorkanten elkaar tijdens herkristallisatie snijden, wat leidt tot vergrote defectstructuren 116 in het substraat, die zich kenmer-30 kend uitstrekken nabij de rand van de oppervlaktestructuren 111.
Door het besturen van de diepte en vorm van de amorfe zone binnen het substraat kan defectvorming zoals de defecten 116 die in figuur 7 zijn getoond worden gereduceerd. Geschikt ontwerp van het implantatie-en herkristallisatieproces verschaft een proces dat specifieke groei-35 richtingen in het herkristallisatieproces begunstigt. In bepaalde uitvoeringsvormen is het voor de opgroeirichtingen gewenst om te worden gedomineerd door en/of beperkt tot richtingen inclusief de [100], [111], [211], [311] en [511] richtingen. Bijvoorbeeld, de hoek tussen 11 de [100] richting en andere richtingen kan gemakkelijk worden berekend of gemeten. De hoek tussen de [100] en [111] richtingen is circa 5^.7 graden voor een kubusvormig kristal. Er is gebleken dat randdefectvor-ming wordt verhinderd wanneer de hoek tussen opgroeirichtingen circa 5 54,7 graden of minder is voor een substraat dat is georiënteerd in de [100] richting. De hoek tussen de [100] richting en de [211], [311] en [511] richtingen zijn allemaal minder dan 5^.7 graden, waarbij de hoek tussen de [100] en [211] richtingen circa 35.3 graden is, de hoek tussen de [100] en [311] richtingen circa 25,2 graden is, en de hoek 10 tussen de [100] en [511] richtingen circa 15,8 graden is. Een verscheidenheid aan processen is ontwikkeld door de onderhavige uitvinder om te waarborgen dat de herkristallisatie zal voortgaan langs kristal-lografische richtingen die hoeken vormen van minder dan of gelijk aan circa 5^,7 graden met de [100] richting.
15 In bepaalde uitvoeringsvormen wordt een oppervlaktelaag van een materiaal dat polysilicium of een isolatiemiddel kan zijn zoals een siliciumoxide geplaatst op het oppervlak van het substraat zodat de implantatiezone gedeeltelijk binnen de oppervlaktelaag en gedeeltelijk binnen het substraat ligt. De laag kan bij voorkeur van althans nage-20 noeg uniforme dikte zijn. Door het besturen van de dikte van de oppervlaktelaag kan de vorm van de herkristallatiezone in het substraat worden bestuurd. Een aspect van de uitvinding verschaft een werkwijze voor het bepalen van een minimum dikte voor de oppervlaktelaag om te waarborgen dat kristallen-opgroeivoorkanten elkaar zullen snijden 25 onder een hoek naar keuze van de gebruiker die kleiner is dan de maximum hoek tussen opgroeivlakken, hetgeen overeenkomt met het vermijden van de vorming van uitgebreide defectstructuren. De werkwijze wordt hieronder beschreven met verwijzing naar de geometrie die is geïllustreerd in figuur 8. Het ionenimplantatieprofiel 120 in een richting 30 124 loodrecht ten opzichte van het algemeen platte substraatoppervlak 122 kan worden beschreven door een Gaussische verdeling, zoals gezien in figuur 8. Het implantatieprofiel 120 strekt zich uit in het substraat langs de richting 124 en spreidt zich lateriaal uit tot een maximum breedte op een tussenliggende diepte binnen het geïmplanteerde 35 substraat. De lokatie van de piekconcentratie van geïmplanteerde ionen strekt zich uit langs een lijn 126-126' , die in het algemeen op of nabij het maximumbreedtedeel van het profiel 120 ligt. Het tweedimensionale profiel kan worden gekenmerkt door een geprojecteerd bereik 1005932 12
Rp, een geprojecteerde standaardafwijking langs de X-richting ΔΠρ, en een geprojecteerde standaardafwijking langs de Y-richting ΔΥ. Deze afstanden zijn kenmerkend voor het ionenimplantatieproces en worden beïnvloed door het specifieke ion, het substraat, de energie van de 5 geïmplanteerde ionen en het bereik van variaties in de energie van de ionen. Er wordt geloofd dat het amorfe zoneprofiel dezelfde algemene vorm als het implantatie-concentratieprofiel heeft, waarbij de grootte van de amorfe zone wordt bepaald door een drempelenergie.
Om de amorfe zone zodanig te besturen dat, na herkristallisatie, 10 opgroei plaatsvindt in richtingen die de vorming van randdefecten verhinderen, kan de implantatie worden uitgevoerd door een althans nagenoeg uniform dikke oppervlaktelaag 128 zoals te zien is in figuur 9, waarbij een deel van de geïmplanteerde verdeling 130 zich in de oppervlaktelaag 128 bevindt, en een deel van de implantatieverdeling 15 130 zich in het substraat 132 bevindt. De oppervlaktelaag kan worden gevormd van een grote verscheidendheid aan materialen, zoals bijvoorbeeld polysilicium, andere geleiders zoals hittebestendige metalen of siliciden, siliciumoxide en diverse glassamenstellingen. Wanneer de uitvinding wordt toegepast op het bitleidingscontactgebied heeft het 20 bijzonder de voorkeur dat de oppervlaktelaag een geleider is zoals polysilicium, een hittebestendig metaal zoals een titaan, wolfraam, tantaal of een silicide van een hittebestendig metaal. Op deze wijze hoeft de oppervlaktelaag niet verwijderd te worden voorafgaand aan het vormen van de rest van het bitleidingscontact. De onderhavige uitvin-25 der heeft geobserveerd dat voor bepaalde uitvoeringsvormen randdefect-vorming wordt geminimaliseerd wanneer het snijpunt tussen opgroeirich-tingen 5^.7 graden of minder is. Om een gewenste oppervlaktdiktelaag t te bepalen, wordt aangenomen dat de ruimtelijke verdeling van het implanteringsprofiel wordt benaderd door een elliptische contour. De 30 rechter driehoek die wordt gevormd door de radius van de ellips bij Θ = 5^.7 graden, de bodem van de oppervlaktelaag 128 en de rand van de implantatieverdeling 130 kan worden gebruikt om de minimum dikte t voor de oppervlaktelaag 128 te bepalen die op het substraat 132 is aangebracht. Zoals in figuur 10 te zien is, wordt de radius d van de 35 ellips bij Θ = 5^.7 graden bepaald door de volgende vergelijking: d = [(AYsinG)2 + (ARpcosD)2]0-5 (1) 13 waarbij ΔΥ de geprojecteerde standaardafwijking langs de y-richting is en ARp de geprojecteerde standaardafwijking langs de x-richting is. Verder: 5 t - Rp = dcos0 (2) waarbij Rp het geprojecteerde bereik van implantatiediepte is, en oplossen voor dikte t: 10 t = dcos9 + Rp (3)
Substitutie van de radius d uit de vergelijking hierboven: t = Rp + cos0[[(AYsinO)2 + (ARpcos0)2]0,5] (4) 15
Wanneer 0 = 5^.7 graden: t = Rp + 0,578[[(ΔΥ)2(0,666) + (ARp)2 (0.33^) D°-5 J (5) 20 De waarden voor Rp, ΔΥ en ARp zijn afhankelijk van de energie die wordt gebruikt voor implantatie. Gepubliceerde resultaten voor bepaalde elementen worden uiteengezet in tabel 1. De minimum oppervlakte-laagdikte t voor een aantal ionenspecies met verscheidene ionenimplan-tatie-energieën worden berekend en hebben de waarden die in tabel 1 25 zijn aangegeven.
30 35 14 5 energie (KeV) 20 40 60 80
Rp (A) 150 262 368 473~
As ARp 56 96 133 169 ΔΥ 41 69 96 121 10 l 177 308 431 553
Rp 658 1277 Ï847 2380 B ARp 270 423 526 605 ΔΥ 290 483 638 761 15 l 822 1545 2195 2792
Rp 253 488 729 974~ P ARp 114 201 288 367 ΔΥ 94 175 249 323 20 t 311 594 881 1170
Rp 13Ö 22Ö 299 37?
Sb ARp 39 68 92 115 AY 30 49 66 82 25 l 149 252 343 430 30
Tabel 1. Gepubliceerde waarden voor RP, AY en ARp in Angstrom en de berekende waarden voor oppervlaktelaagdikte t in Angström voor As, B, P en Sb ionen die zijn geïmplanteerd in een siliciumsub-straat bij 20, 40, 60 en 80 KeV.
35
Het zal duidelijk zijn dat, terwijl de aangegeven dikte t in tabel 1 een minimum waarde is voor het vermijden van vorming van uitgebreide defectstructuren, t ook vaak een optimale dikte zal zijn. Als 10058323 15 gevolg van normale verwerkingsvariaties zal er vaak een variatie in oppervlaktelaagdikte zijn. In de meeste gevallen zal de oppervlakte-laagdikte t een variatie van circa 10# of minder hebben. Voor een gegeven implantatie-energie wordt, als de oppervlaktelaagdikte t gro-5 ter wordt, de totale implantatiedosis in het substraat kleiner en heeft minder effect op de geleidbaarheid van het contactgebied. Het is derhalve kenmerkend wenselijk om de oppervlaktelaagdikte indien mogelijk op een kleine waarde te houden, hoewel dit een minder gevoelige factor in het algehele prestatievermogen van de inrichting is.
10 Zoals in tabel 1 te zien is, zou voor een implantatie van As ionen met gebruikmaking van bijvoorbeeld een energie van 20 keV de dikte van de oppervlaktelaag 128 van figuur 10 tenminste circa 177 Angström moeten zijn. Met gebruikmaking van een oppervlaktelaag van tenminste 177 Angström in dikte, zal de vorming van maskerranddefecten 15 worden gereduceerd omdat de hoek tussen de [100] richting en kristal-lijne opgroei richtingen 54,7 graden of minder zal zijn. De vorm van het resulterende amorfe gebied zal de opgroeirichtingen besturen zodat de vorming van defecten inclusief MED's van interacties tussen verticale en laterale SPE-opgroei zal worden geminimaliseerd. Andere uit-20 voeringsvormen van de onderhavige uitvinding kunnen verschillende waarden voor Θ verschaffen, afhankelijk van, bijvoorbeeld, de sub-straatoriëntatie en/of kristalstructuur.
Uitvoeringsvormen van de onderhavige uitvinding kunnen gebruik maken van een verscheidenheid aan substraatoppervlak en oppervlakte-25 laagmorfologieën. Een substraat kan bijvoorbeeld aanvankelijk worden gevormd met een verlaging in zijn oppervlak. Alternatief kan een substraat dat een algemeen plat oppervlak heeft worden onderworpen aan verwerkingsstappen voor het verwijderen van materiaal om een verlaging te vormen. Zoals in figuur 11 bijvoorbeeld te zien is, kan een sub-30 straat 130 een verlaging 136 hebben om een implantatiezone 134 tot stand te brengen die een grensvlak heeft met een vorm die soortgelijk is aan die van de verlaging 136. De implantatiezone 134 die in figuur 11 is getoond leidt tot zekere voordelen als gevolg van de geometrie van de opgroeivoorkant tijdens de herkristallisatie. De hoek tussen de 35 amorfe implantatiezone 134 en het kristallijne gebied van het sub straat 130 kan worden gemodificeerd door de kromming van de verlaging 136 te besturen. Door het besturen van de kromming kan men de interacties tussen verticale en laterale SPE-opgroei tijdens de herkristalli- 'i b u : -·: 16 satie minimaliseren. Bepaalde uitvoeringsvormen van de uitvinding hebben een verlaging die zich uitstrekt onder het oorspronkelijke platte oppervlak van het substraat, waarbij de verlaging wordt gedefinieerd door naar binnen hellende zijwandgebieden 137 en een vlakker of 5 vlak centraal gebied 139. zoals getoond in figuur 11.
De verlaging 136 in het substraat 130 kan bijvoorbeeld zijn gevormd door het uitvoeren van een isotropische etsstap nadat een bit-leidingscontactopening is gevormd naar het bestaande source/drain-gebied van de overdrachts-FET. In bepaalde voorkeursuitvoeringsvormen 10 kan de verlaging concaaf zijn gevormd over tenminste een gedeelte van haar lengte, en kan volledig zijn gebogen langs haar lengte of kan zijn gebogen aan beide einden met een in het algemeen vlak gebied in het midden. Afhankelijk van het gebruikte etsmiddel of de gebruikte etsmiddelen kan het althans nagenoeg concaaf gevormde oppervlak een 15 meer afgevlakt of een meer gebogen uiterlijk hebben. De gevormde verlaging kan de zijwanden van de isolerende laag ondersnijden die zich uitstrekt boven het bitleidingscontact. In bepaalde uitvoeringsvormen is een'doel het vermijden van steile oppervlaktehoeken. Nadat de etsstap is voltooid, wordt implantatie uitgevoerd om de resulterende 20 implantatiezone 13^ te vormen. De implantatiezone 13^ zal een grensvlak met de rest van het substraat hebben dat in geometrie soortgelijk is aan het gebogen oppervlak 136, wat zal leiden tot minimale defect-vastpen-interacties tussen laterale en verticale vaste-fase epitaxiale opgroeigebieden. Als resultaat zal de defectvorming worden geredu-25 ceerd.
Om de vorm en/of diepte van een implantatiezone verder te besturen kan een oppervlaktelaag 146 worden geplaatst boven op een althans nagenoeg concaaf gevormd oppervlak 1^2 van een substraat l40 voorafgaand aan implantatie, zoals in figuur 12 te zien is. Alternatief kan 30 een inrichting die soortgelijk is aan de inrichting die in figuur 12 is getoond een in het algemeen plat substraatoppervlak 152 hebben dat een in het algemeen concaaf gevormde oppervlaktelaag 156 heeft die daarop is geplaatst, zoals in figuur 13 te zien is. Een dergelijke gebogen oppervlaktelaag 156 kan bijvoorbeeld worden gevormd door het 35 aanbrengen van een algemeen vlakke oppervlaktelaag over het substraat en dan etsen van een gedeelte van de oppervlaktelaag met gebruikmaking van een isotropisch etsmiddel. Navolgende implantatie zal leiden tot een implantatiezone 15^ in het substraat 150, waarbij het grensvlak 17 tussen de amorfe implantatiezone 154 en het kristallijne substraat 150 op soortgelijke wijze is gebogen als de kromming van de oppervlakte-laag 156.
Een voorbeeld van een DRAM-inrichting die is gefabriceerd over-5 eenkomstig uitvoeringsvormen van de onderhavige uitvinding is getoond in figuur 14. De geïllustreerde DRAM-cellen zijn gevormd op een P-type substraat 50 en omvatten veldoxidegebieden 52 voor isolatie van aangrenzende geheugencellen. Polysilicium gate-elektroden 56 worden gevormd op de gate-oxidelaag 14. Licht gedoteerde source/drain-gebieden 10 68, 70 en 72 worden gevormd aan beide zijden van de polysilicium gate- elektroden 56 voor het definiëren van de kanaalgebieden van de overdrafts-FET’s. Het source/drain-gebied 70 dat gemeenschappelijk is voor de overdrachts-FET's zal dienen als het bitleidingscontact voor de twee geïllustreerde overdrachts-FET's. Gedoteerde source/drain-15 gebieden 68, 70 en 72 kunnen worden gevormd in in een twee-stappen-proces, eerst een relatief-laag-niveau- doteringsmiddelimplantatie die zelf-uitgericht wordt gemaakt met de polysilicium gate-elektroden 56. Zijwand-afstandsstuk-oxidegebieden 64 worden dan gevormd grenzend aan de gate-elektroden door het aanbrengen van een laag van CVD-oxide over 20 de inrichting en dan anisotroop etsen van de oxidelaag om het substraat over de source/drain-gebieden 68, 70 en 72 bloot te leggen. Vervolgens wordt een tweede, zwaardere ionenimplantatie gemaakt in de source/drain-gebieden 68, 70 en 72, zelf-uitgericht met de afstands-stuk-oxidegebieden 64. Bedradingsleidingen 60 die verschillende gate-25 elektroden verbinden worden gevormd op veldoxidegebieden 52 op hetzelfde moment dat de gate-elektroden 56 worden gevormd. Op soortgelijke wijze worden zijwand-oxide-afstandsstukstructuren 66 gevormd langs bedradingsleidingen 60 op hetzelfde moment dat de zijwand-oxide-af-standsstukstructuren 64 worden gevormd.
30 Nadat de FET's zijn gevormd, worden opslagcondensatoren en bit- leidingscontacten gevormd. Volgens uitvoeringsvormen van de onderhavige uitvinding kan een bitleidingscontact door de inrichting heen worden geopend, om het source/drain-gebied 70 via de opening 80 bloot te leggen met gebruikmaking van een techniek zoals fotolithografie en 35 anisotroop etsen naar het source/drain-oppervlak. Dan wordt een opper-vlaktelaag 82 aangebracht op het oppervlak van het source/drain-gebied 70 waar doorheen een implantatiestap wordt uitgevoerd om de geleidbaarheid van het bitleidingscontact verder te vergroten. De dikte van 18 de oppervlaktelaag zal verband houden met de mate waarin men de op-groeirichtingen wil beperken en kan worden bepaald met gebruikmaking van de bovenstaande vergelijkingen 1.1-1.5. Een of meer gloeistappen worden vervolgens uitgevoerd om de geïmplanteerde ionen te activeren 5 en om de amorfe zone te herkristalliseren. De oppervlaktelaag 82 is bij voorkeur verwijderd voorafgaand aan de vorming van het bitlei-dingscontact 84 in de opening 80 wanneer een isolatiemiddel wordt gebruikt als oppervlaktelaag 82. In andere uitvoeringsvormen waarin een geleidend materiaal wordt gebruikt voor het vormen van de laag 82, 10 kan het de voorkeur verdienen om het materiaal op zijn plaats te laten liggen om het aantal verwerkingsstappen te reduceren. Het bitleidings-contact 84 (zie figuur 15) kan bestaan uit een of meer lagen van metaal dat is gesputterd of via CVD is aangebracht binnen de opening 80 en over een deel van de inrichting.
15 In een andere uitvoeringsvorm kan een DRAM-structuur die soortge lijk is aan de structuur die in figuur 14 is getoond worden gevormd met een oppervlak 86 dat een gebogen morfologie heeft waardoor implantatie plaatsvindt, om de vorm van de implantatiezone te besturen. Een dergelijke structuur kan worden gevormd door het eerst maskeren en 20 gebruik maken van een anisotroop etsmiddel om een deel van de opening 80 te etsen. Na de anisotrope etsstap zal de bodem van de opening 80 een relatief plat oppervlak hebben. Een andere etsstap wordt dan uitgevoerd met gebruikmaking van een isotropisch etsmiddel, zoals een plasma dat is afgeleid van SF6, om het gebogen oppervlak 86 te vormen, 25 zoals geïllustreerd in figuur 16. Door het implanteren door het gebogen oppervlak 86 heeft de implantatiezone op gewenste wijze een soortgelijk gebogen grens zodat, na gloeiing, herkristallisatie plaats zal vinden langs richtingen die de vorming van randdefecten minimaliseren.
Het DRAM van figuur l4 zou ook een oppervlaktelaag kunnen hebben 30 waar doorheen implantatie wordt uitgevoerd die soortgelijk is aan de oppervlaktelaag 136 die in figuur 12 is getoond. Een dergelijke gebogen oppervlaktelaag zou bijvoorbeeld verkregen kunnen worden door het etsen van het oppervlak zoals hierboven beschreven met betrekking tot figuur 16 en dan aanbrengen van de oppervlaktelaag op het gebogen 35 oppervlak. De gewenste minimum dikte van een dergelijke oppervlaktelaag kan worden bepaald met gebruikmaking van de bovenstaande vergelijkingen 1-5. Op soorgelijke wijze zou het DRAM-substraat tevens een algemeen plat substraatoppervlak kunnen hebben met een gebogen opper- 19 vlaktelaag die soortgelijk is aan de oppervlaktelaag 156 die in figuur 13 is getoond. Uitvoeringsvormen die talloze verwerkingsstappen vereisen, waaronder bijvoorbeeld veelvoudige etsstappen voor het substraat-oppervlak en de oppervlaktelaag, verdienen in het algemeen niet de 5 voorkeur vanwege de aanvullende complexiteit en tijd die nodig is voor het uitvoeren van de stappen.
Terwijl de werkwijzen voor het verhinderen van defectvorming hier zijn beschreven met betrekking tot structuren zoals het DRAM in de figuren 14-16, kunnen de hier beschreven werkwijzen worden gebruikt 10 met andere structuren en verwerkingsstappen. Uitvoeringsvormen van de onderhavige uitvinding kunnen bijvoorbeeld worden toegepast op zowel masker- als maskerloze (directe-ionenbundelschrijf-)implantatie, aangezien de implantatiezone die resulteert uit maskerloze implantatie dezelfde morfologie kan hebben als een implantatiezone die resulteert 15 uit conventionele implantatie met gebruikmaking van een masker. Terwijl de onderhavige uitvinding is beschreven met verwijzing naar bepaalde voorkeursuitvoeringsvormen, zal het verder duidelijk zijn dat de onderhavige uitvinding niet beperkt is tot de specifieke uitvoeringsvormen die hier zijn beschreven. Veeleer wordt de reikwijdte van 20 de onderhavige uitvinding bepaald door de volgende conclusies.
' nn5S32 7'
Claims (8)
1. Werkwijze voor het verhinderen van defectvorming in een substraat dat is onderworpen aan ionenimplantatie gevolgd door gloeien, 5 omvattende de stappen van: vormen van een eerste oppervlaktelaag over tenminste een gedeelte van het substraat; implanteren van ionen in het substraat door de eerste oppervlaktelaag; en 10 gloeien van het substraat, gekenmerkt doordat de werkwijze verder de stap omvat van: het selecteren van een dikte van de eerste oppervlaktelaag (128) die ten minste gelijk is aan een waarde t die wordt bepaald door: kiezen van een gewenste hoek Θ tussen kristalopgroeirichtin- 15 gen; bepalen van een geprojecteerd bereik van ionenimplantatie-afstand Rp in het substraat (132); bepalen van een geprojecteerde standaardafwijking ARp langs een eerste asrichting; 20 bepalen van een geprojecteerde standaardafwijking ΔΥ langs een tweede asrichting; en oplossen van de volgende vergelijking voor t: t = Rp + cos0[[ (AYsin0)2+(ARpcosB)2]0,5].
2. Werkwijze volgens conclusie 1, waarbij de eerste oppervlakte laag (128) een dikte heeft die binnen circa 10% van de waarde t ligt.
3· Werkwijze volgens conclusie 1 of 2, waarbij de eerste oppervlaktelaag (128) een dikte van bij benadering de waarde t heeft. 30
4. Werkwijze volgens een van de voorgaande conclusies, verder omvattende: op het substraat (140) aanbrengen van een concaaf gevormd opper-vlaktegebied (1^2); 35 op de oppervlaktelaag (142) aanbrengen van een concaaf gevormd oppervlaktegedeelte (1**6); en Λ implanteren van ionen in het substraat (1*40) door het concaaf gevormde oppervlaktegeöeelte (1*46) en het concaaf gevormde oppervlak-tegebied (1*42).
5 5· Werkwijze volgens een van de voorgaande conclusies, verder omvattende het verschaffen van een geleidend materiaal als de eerste oppervlaktelaag (128).
6. Werkwijze volgens een van de voorgaande conclusies, verder 10 omvattende: verschaffen van een eerste verlaging (136) in het substraat (130); en implanteren van ionen door de eerste verlaging (136) in het substraat (130). 15
7. Werkwijze volgens conclusie 6, verder omvattende: verschaffen vein een tweede verlaging in de oppervlaktelaag (1*46); en implanteren van ionen door de tweede verlaging en in het sub-20 straat (130).
8. Werkwijze volgens conclusie 6 of 7, waarbij de eerste verlaging (136) een vlak gedeelte daarin omvat. *****
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9716401A GB2323706B (en) | 1997-03-13 | 1997-03-24 | Method to inhibit the formation of ion implantation induced edge defects |
| GB9706080A GB2323703B (en) | 1997-03-13 | 1997-03-24 | Method to inhibit the formation of ion implantation induced edge defects |
| DE19716368A DE19716368A1 (de) | 1997-03-13 | 1997-04-18 | Verfahren zum Verhindern der Ausbildung von durch Ionenimplantierung hervorgerufener Randdefekte |
| NL1005932A NL1005932C2 (nl) | 1997-03-13 | 1997-04-29 | Werkwijze voor het verhinderen van de vorming van ionenimplantatiegeïnduceerde randdefecten. |
| CN97110966A CN1072390C (zh) | 1997-03-13 | 1997-04-29 | 在半导体基底上进行离子注入的方法 |
| FR9705289A FR2760895B1 (fr) | 1997-03-13 | 1997-04-29 | Procede d'implantation d'ions dans un substrat de facon a minimiser la formation de defauts |
| US08/857,733 US5989986A (en) | 1997-03-13 | 1997-05-16 | Method to inhibit the formation of ion implantation induced edge defects |
| NL1010154A NL1010154C2 (nl) | 1997-03-13 | 1998-09-22 | Werkwijze voor het verhinderen van de vorming van ionenimplantatie-geïnduceerde randdefecten. |
Applications Claiming Priority (16)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW86103096 | 1997-03-13 | ||
| TW86103096 | 1997-03-13 | ||
| GB9706080A GB2323703B (en) | 1997-03-13 | 1997-03-24 | Method to inhibit the formation of ion implantation induced edge defects |
| GB9706080 | 1997-03-24 | ||
| SG9700956 | 1997-03-25 | ||
| SG1997000956A SG67382A1 (en) | 1997-03-25 | 1997-03-25 | Method to inhibit the formation of ion implantation induced edge defects |
| DE19716368 | 1997-04-18 | ||
| DE19716368A DE19716368A1 (de) | 1997-03-13 | 1997-04-18 | Verfahren zum Verhindern der Ausbildung von durch Ionenimplantierung hervorgerufener Randdefekte |
| NL1005932 | 1997-04-29 | ||
| NL1005932A NL1005932C2 (nl) | 1997-03-13 | 1997-04-29 | Werkwijze voor het verhinderen van de vorming van ionenimplantatiegeïnduceerde randdefecten. |
| CN97110966A CN1072390C (zh) | 1997-03-13 | 1997-04-29 | 在半导体基底上进行离子注入的方法 |
| CN97110966 | 1997-04-29 | ||
| US08/857,733 US5989986A (en) | 1997-03-13 | 1997-05-16 | Method to inhibit the formation of ion implantation induced edge defects |
| US85773397 | 1997-05-16 | ||
| JP15851097 | 1997-06-16 | ||
| JP15851097A JPH1116847A (ja) | 1997-06-16 | 1997-06-16 | イオン打ち込みに起因する端部欠陥形成の抑制方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL1005932C2 true NL1005932C2 (nl) | 1998-11-02 |
Family
ID=27570426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL1005932A NL1005932C2 (nl) | 1997-03-13 | 1997-04-29 | Werkwijze voor het verhinderen van de vorming van ionenimplantatiegeïnduceerde randdefecten. |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5989986A (nl) |
| CN (1) | CN1072390C (nl) |
| DE (1) | DE19716368A1 (nl) |
| FR (1) | FR2760895B1 (nl) |
| GB (2) | GB2323706B (nl) |
| NL (1) | NL1005932C2 (nl) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6403454B1 (en) * | 1999-10-29 | 2002-06-11 | Agere Systems Guardian Corp. | Silicon semiconductor devices with δ-doped layers |
| US7429775B1 (en) | 2005-03-31 | 2008-09-30 | Xilinx, Inc. | Method of fabricating strain-silicon CMOS |
| US7423283B1 (en) | 2005-06-07 | 2008-09-09 | Xilinx, Inc. | Strain-silicon CMOS using etch-stop layer and method of manufacture |
| US7655991B1 (en) * | 2005-09-08 | 2010-02-02 | Xilinx, Inc. | CMOS device with stressed sidewall spacers |
| US7936006B1 (en) | 2005-10-06 | 2011-05-03 | Xilinx, Inc. | Semiconductor device with backfilled isolation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62245675A (ja) * | 1986-04-18 | 1987-10-26 | Citizen Watch Co Ltd | Ｌｄｄ型ｍｏｓトランジスタとその製造方法 |
| US5482876A (en) * | 1995-05-25 | 1996-01-09 | United Microelectronics Corporation | Field effect transistor without spacer mask edge defects |
| EP0762490A2 (en) * | 1995-08-25 | 1997-03-12 | Oki Electric Industry Co., Ltd. | Method of manufacturing a LDD-MOSFET |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1332932A (en) * | 1970-01-15 | 1973-10-10 | Mullard Ltd | Methods of manufacturing a semiconductor device |
| GB1485269A (en) * | 1974-06-26 | 1977-09-08 | Labaz | Pharmaceutical compositions containing acetic acid derivatives |
| JPS6041458B2 (ja) * | 1975-04-21 | 1985-09-17 | ソニー株式会社 | 半導体装置の製造方法 |
| US4044452A (en) * | 1976-10-06 | 1977-08-30 | International Business Machines Corporation | Process for making field effect and bipolar transistors on the same semiconductor chip |
| GB2115609B (en) * | 1982-02-25 | 1986-04-30 | Raytheon Co | Semiconductor structure manufacturing method |
| JPS5935425A (ja) * | 1982-08-23 | 1984-02-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60223165A (ja) * | 1984-04-19 | 1985-11-07 | Toshiba Corp | 半導体装置の製造方法 |
| NL8502765A (nl) * | 1985-10-10 | 1987-05-04 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| US4748103A (en) * | 1986-03-21 | 1988-05-31 | Advanced Power Technology | Mask-surrogate semiconductor process employing dopant protective region |
| US4968634A (en) * | 1988-05-20 | 1990-11-06 | Siemens Aktiengesellschaft | Fabrication process for photodiodes responsive to blue light |
| US5217924A (en) * | 1989-05-12 | 1993-06-08 | Texas Instruments Incorporated | Method for forming shallow junctions with a low resistivity silicide layer |
| JPH03190221A (ja) * | 1989-12-20 | 1991-08-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04155830A (ja) * | 1990-10-18 | 1992-05-28 | Sharp Corp | 半導体装置の製造方法 |
| DE4306565C2 (de) * | 1993-03-03 | 1995-09-28 | Telefunken Microelectron | Verfahren zur Herstellung eines blauempfindlichen Photodetektors |
| JPH07245397A (ja) * | 1994-03-07 | 1995-09-19 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5576230A (en) * | 1994-09-02 | 1996-11-19 | Texas Instruments Incorporated | Method of fabrication of a semiconductor device having a tapered implanted region |
| US5523244A (en) * | 1994-12-19 | 1996-06-04 | Hughes Aircraft Company | Transistor fabrication method using dielectric protection layers to eliminate emitter defects |
| US5498556A (en) * | 1995-01-10 | 1996-03-12 | United Microelectronics Corp. | Metal-oxide-semiconductor field-effect transistor and its method of fabrication |
| GB9512089D0 (en) * | 1995-06-14 | 1995-08-09 | Evans Jonathan L | Semiconductor device fabrication |
| US5552331A (en) * | 1995-07-11 | 1996-09-03 | Advanced Micro Devices, Inc. | Process for self-aligned source for high density memory |
-
1997
- 1997-03-24 GB GB9716401A patent/GB2323706B/en not_active Expired - Fee Related
- 1997-03-24 GB GB9706080A patent/GB2323703B/en not_active Expired - Fee Related
- 1997-04-18 DE DE19716368A patent/DE19716368A1/de not_active Withdrawn
- 1997-04-29 NL NL1005932A patent/NL1005932C2/nl not_active IP Right Cessation
- 1997-04-29 CN CN97110966A patent/CN1072390C/zh not_active Expired - Fee Related
- 1997-04-29 FR FR9705289A patent/FR2760895B1/fr not_active Expired - Fee Related
- 1997-05-16 US US08/857,733 patent/US5989986A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62245675A (ja) * | 1986-04-18 | 1987-10-26 | Citizen Watch Co Ltd | Ｌｄｄ型ｍｏｓトランジスタとその製造方法 |
| US5482876A (en) * | 1995-05-25 | 1996-01-09 | United Microelectronics Corporation | Field effect transistor without spacer mask edge defects |
| EP0762490A2 (en) * | 1995-08-25 | 1997-03-12 | Oki Electric Industry Co., Ltd. | Method of manufacturing a LDD-MOSFET |
Non-Patent Citations (1)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 012, no. 115 (E - 599) 12 April 1988 (1988-04-12) * |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9716401D0 (en) | 1997-10-08 |
| DE19716368A1 (de) | 1998-10-22 |
| GB2323706B (en) | 2002-02-13 |
| CN1197999A (zh) | 1998-11-04 |
| GB9706080D0 (en) | 1997-05-14 |
| GB2323703B (en) | 2002-02-13 |
| GB2323706A (en) | 1998-09-30 |
| FR2760895A1 (fr) | 1998-09-18 |
| CN1072390C (zh) | 2001-10-03 |
| GB2323703A (en) | 1998-09-30 |
| FR2760895B1 (fr) | 1999-05-21 |
| US5989986A (en) | 1999-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6780732B2 (en) | DRAM access transistor | |
| US5208472A (en) | Double spacer salicide MOS device and method | |
| US7276418B2 (en) | Memory cell and method for forming the same | |
| US7038318B2 (en) | Compound structure for reduced contact resistance | |
| US5899722A (en) | Method of forming dual spacer for self aligned contact integration | |
| JPS6050065B2 (ja) | メモリセル | |
| US7101756B2 (en) | Methods for enhancing capacitors having roughened features to increase charge-storage capacity | |
| JPH03129769A (ja) | ダイナミックｒａｍ記憶素子及び製造方法 | |
| NL1005932C2 (nl) | Werkwijze voor het verhinderen van de vorming van ionenimplantatiegeïnduceerde randdefecten. | |
| US7442608B2 (en) | Methods of fabricating a semiconductor device using angled implantation | |
| NL1010154C2 (nl) | Werkwijze voor het verhinderen van de vorming van ionenimplantatie-geïnduceerde randdefecten. | |
| JP3093575B2 (ja) | 半導体装置及びその製造方法 | |
| US5792688A (en) | Method to increase the surface area of a storage node electrode, of an STC structure, for DRAM devices, via formation of polysilicon columns | |
| US5977598A (en) | High load resistance implemented in a separate polysilicon layer with diffusion barrier therein for preventing load punch through therefrom | |
| KR100707169B1 (ko) | 메모리 소자 및 그 제조 방법 | |
| KR100270265B1 (ko) | 이온주입으로유도된에지결함형성의방지방법 | |
| US5121175A (en) | Semiconductor device having a side wall film | |
| TW471138B (en) | Semiconductor device having self-aligned contact and landing pad structure and method of forming same | |
| NL1004516C2 (nl) | Silicium-op-isolator (SOI) geheugen en werkwijze voor het vervaardigen hiervan. | |
| JPH1116847A (ja) | イオン打ち込みに起因する端部欠陥形成の抑制方法 | |
| JP2000049238A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH06268178A (ja) | 半導体装置の製造方法 | |
| KR20000041587A (ko) | 반도체소자의 제조방법 | |
| KR20020026996A (ko) | 살리사이드층 존재영역에서의 아이솔레이션 필드 리세스를저감하는 반도체소자 제조방법 | |
| KR19990016330A (ko) | 트랜지스터의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PD2B | A search report has been drawn up | ||
| VD1 | Lapsed due to non-payment of the annual fee |
Effective date: 20091101 |