KR987000685A

KR987000685A - 박막 회로를 구비한 전자 장치 제조 방법(Electronin device manufacture)

Info

Publication number: KR987000685A
Application number: KR1019970704058A
Authority: KR
Inventors: 게라르드 에프. 하킨; 니겔 디. 영
Original assignee: 요트.게.아 롤페즈; 필립스 일렉트로닉스 엔.브이.
Priority date: 1995-10-12
Filing date: 1996-10-11
Publication date: 1998-03-30
Also published as: WO1997015949A3; JPH10510955A; GB9520901D0; US5705413A; WO1997015949A2; EP0797844A2

Abstract

영상 감지기 또는 평평한 패널 디스플레이와 같은 큰 면적의 전자 장치의 박막 회로 소자(M1, M2, M3, R)가 반도체 막(1)의 서로 다른 결정성 부분(1a, 1b)과 함께 형성된다. 결정이 큰 부분(1a)이 예컨대 엑시머 레이저로 부터의 에너지 빔(25)에 대한 노출에 의해 형성되는 반면, 비결정질 또는 결정이 작은 부분(1b)이 한 절연 장벽 층(20)상의 열적으로 안정한 반사성 또는 흡수성 무기질(21)의 마스킹 패턴에 의해 마스킹된다. 예컨대, 실리콘 산화물로 이루어진 장벽 층(20)이 예컨대 상기 무기질(21)로 부터의 열 확산 또는 불순물 확산과 같은 무기질에서의 열효과로 부터 비결정 또는 낮은 결정성의 막 부분(1b)을 마스킹 하기 위해 충분한 두께 t_b를 갖는다. 본원 발명에 따른 이러한 형태의 마스킹 패턴(20, 21)은 안정하고, 다양하며, 박막 회로에서 서로 다른 결정성을 가진 삽입형 작은 면적의 부품의 제조를 허용하고, 예컨대 이온 주입(35)과 같은 비교적 앞선 단계 및/또는 비교적 늦은 단계에서의 다른 마스킹 처리를 위해 사용할 수 있다.

Description

박막 회로를 구비한 전자 장치 제조 방법(Electronic device manufacture)

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도 내지 제6도는 본원 발명에 따른 방법에 의해 제조시 연속 단계들에서 전자 장치 구조의 일부분에 대한 단면도이다.

Claims

제2 부분보다 더 높은 결정성을 가진 제1 부분을 보유한 반도체 막과 함께 박막 회로를 구비한 전자 장치를 제조하는 방법에 있어서, 이 방법은 다음의 단계들, 즉, (a) 한 기판상에 상기 반도체 막을 위한 물질을 증착시키는 단계, (b) 상기 막상에 절연 층을 형성하는 단계, (c) 상기 막의 준비된 제2 부분에 걸친 상기 절연층상에 마스킹 패턴을 형성하는 단계, (d) 상기 제1 부분 내에서의 물질을 결정화하기 위해 에너지 빔에 대해 상기 막의 비마스킹된 제1 부분을 노출시키는 반면, 상기 에너지 빔으로 부터 상기 제2 부분을 마스킹하기 위해 상기 마스킹 패턴을 사용하는 단계, 및 (e) 상의 막의 제1 부분 및 제2 부분을 가진 박막 회로 소자를 형성하는 단계를 포함하며, 상기 마스킹 패턴이 상기 절연층상에서 열적으로-안정된 무기질을 함유하며, 상기 절연층이 단계(d) 에서 상기 에너지 빔으로 부터 상기 막의 제2 부분이 마스킹될 때 무기질 내에서의 가열 효과로 부터 상기 막의 제2 부분을 마스킹하기 위해 충분한 두께의 장벽 층이고, 상기 마스킹 패턴이 다음의 단계들, 즉 (i) 상기 막상에서 상기 장벽층상의 무기질을 증착시키는 단계, (ii) 상기 막의 제1 부분으로부터 상기 장벽 층 및 상기 무기질의 제거에 의해 상기 무기질내와 상기 장벽 절연 층내에 상기 마스킹 패턴을 한정하기 위해 상기 포토레지스트 패턴을 사용하는 단계, 및 (iii) 단계(d)에서 상기 막의 제1 부분을 상기 에너지 빔에 노출시키기 전에 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 전자 장치 제조 방법.
제1항에 있어서, 상기 열적으로 안정한 무기질이 상기 에너지 빔으로 부터 상기 막의 제2 부분을 마스킹하기 위해 단계(d)에서 상기 입사 에너지 빔을 반사하는 금속인 것을 특징으로 하는 전자 장치 제조 방법.
제1항에 있어서, 상기 열적으로 안정한 무기질이 상기 입사 에너지 빔을 흡수하며 반도체 물질내에서 에너지 빔의 흡수 깊이보다 큰 두께를 가진 반도체 물질이며, 그 결과 단계(d)에서 상기 에너지 빔으로 부터 상기 막의 제2 부분을 마스킹하게 되는 것을 특징으로 하는 전자 장치 제조 방법.
제1, 2, 또는 3항에 있어서, 상기 열적으로 안정된 무기질이 단계(d)에서 에너지 빔에 대한 노출에 의해 가열될 때 상기 막의 제2 부분이 결정화 온도로 가열되는 것을 보호하기 위해 상기 장벽 절연 층이 열 장벽으로 작용하는 것을 특징으로 하는 전자 장치 제조 방법.
제1, 2, 3, 또는 4항에 있어서, 상기 마스킹 패턴이 단계(d)에서 에너지 빔에 의한 노출에 의해 가열될 때 상기막의 제 2 부분이 상기 열적으로 안정한 무기질로부터의 불순물의 확산을 보호하기 위한 확산 장벽으로 작용하는 것을 특징으로 하는 전자 장치 제조 방법.
선행항 중 어느 한 항에 있어서, 상기 막의 제1 부분이 노출 단계(d)에서 펄스형 레이저 빔의 다수의 펄스에 대한 노출에 의해 결정화되며, 상기 장벽 절연 층상의 무기질이 노출 단계(d)의 시작에서와 마찬가지로 상기 다수의 펄스에 대한 노출 후 동일한 패턴을 갖는 것을 특징으로 하는 전자 장치 제조 방법.
선행항 중 어느 한 항에 있어서, 상기 막 영역이 상기 에너지 빔 노출 단계(d)에서 상기 막의 제1 부분을 결정화하기 전에 상기 막의 제1 및 제2 부분을 분리시키도록 에칭되는 것을 특징으로 하는 전자 장치 제조 방법.
제7항에 있어서, 상기 제1 및 제2 부분의 분리후, 상기 장벽 절연 층상의 무기질의 마스킹 패턴이 상기 제2 부분에 걸쳐 형성되어, 상기 막의 제1 및 제2 부분에 의해 커버되지 않은 기판의, 영역에 걸쳐 확장되며 에너지 빔 노출 단계(d)동안 이들 기판영역들을 마스킹하게 되는 것을 특징으로 하는 전자 장치 제조 방법.
제7항에 있어서, 상기 장벽 절연 층상의 무기질의 비교적 큰 패턴이 상기 제1 및 제2 부분들을 분리시키기 위한 에칭동안 상기 막의 상기 제1 및 제2 부분들상에 에칭액 마스크로서 제공되며, 그후 상기 제1 부분상의 제공된 이 비교적 큰 패턴 부분이 상기 에너지 빔 노출 단계(d)동안 상기 제2 부분상의 상기 장벽 절연 층사의 무기질의 마스킹 패턴을 남기도록 제거되는 것을 특징으로 하는 전자 장치 제조 방법.
선행항 중 어느 한 항에 있어서, 상기 에너지 빔 노출 단계(d)에서 상기 막의 제1 부분을 결정화한 후, 도우펀트 이온들이 상기 막의 제1 부분에서 주입되는 반면, 상기 장벽 절연 층상의 무기질의 마스킹 패턴이 상기 도우펀트 이온 주입에 대해 상기 제 2부분을 마스킹하도록 사용되는 것을 특징으로 하는 전자 장치 제조 방법.
선행항 중 어느 한 항에 있어서, 상기 에너지 빔 노출 단계(d)에서 상기 막의 제1 부분을 결정화한 후, 하아의 게이트 유전체 층이 상기 막의 제1 부분상에 증착되는 반면, 상기 장벽 절연 층상의 무기질의 마스킹 패턴이 상기막의 제2 부분을 마스킹하는데 사용되는 것을 특징으로 하는 전자 장치 제조 방법.
선행항 중 어느 한 항에 있어서, 상기 마스킹 패턴이 상기 막의 제2 부분에 걸친 상기 무기질상에 상기 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 커버되지 않은 무기질을 에칭하며, 상기 무기질에 의해 커버되지 않은 장벽 절연 층을 에칭시키는 것에 의한 단계(ii)에서 포토리소그래피 방법에 의해 한정되는 것을 특징으로 하는 전자 장치 제조 방법.
선행항 중 어느 한 항에 있어서, 단계(d)에서 상기 막의 제1 부분을 결정화한 후 무기질의 마스킹 패턴의 최소한 일부분을 에칭하도록 에칭 처리가 사용되고, 상기 장벽 절연 층이 이 에칭 처리에 대해 상기 제2 부분을 보호하기 위한 에칭 장벽으로서 작용하는 것을 특징으로 하는 전자 장치 제조 방법.
선행항 중 어느 한 항에 있어서, 단계(c)에서 증착된 무기질이 상기 반도체 막과 동일한 크기를 가진 두께를 가지며, 비교적 높은 결정성을 가진 회뢰소자와 비교적낮은 이웃하는 회로 소자에 대해 상기 막내에서의 다수의 삽입된 제2 및 제1 부분을 한정하는 것을 특징으로 하는 것을 특징으로 하는 전자 장치 제조 방법.
제14항에 있어서, 상기 박막 회로가 한 부하 소자에 연결된 구동 트랜지스터를 가진 인버터들을 구비하며, 상기 구동 트랜지스터가 비교적 높은 결정성을 가진 상기 제1 부분내의 채널 영역으로 형성되고, 상기 부하 소자가 비교적 낮은 결정성을 가진 상기 제2 부분으로 형성되는 것을 특징으로 하는 전자 장치 제조 방법.
제15항에 있어서, 상기 부하 소자가 비교적낮은 결정성을 가진 상기 제2 부분을 통한 자체 저항성 경로를 가진 저항 소자로서 형성되는 것을 특징으로 하는 전자 장치 제조 방법.
제15항에 있어서, 상기 부하 소자가 비교적 낮은 결정성을 가진 상기 제2 부분내에 채널 영역을 갖는 것을 특징으로 하는 전자 장치 제조 방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.