KR980006564A - 고내압 모스 트랜지스터의 제조방법 - Google Patents
고내압 모스 트랜지스터의 제조방법 Download PDFInfo
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Abstract
디플리션 트랜지스터를 갖는 고내압 모스 트랜지스터 제조방법에 관해 개시한다. 본 발명은 제1 도전형의 반도체 기판 상에 활성영역을 한정하는 필드산화막과 상기 필드 산하막의 하부에 상기 제1도전형과 반대의 제2도전형의 제1불순물 영역을 형성하는 단계와 상기 기판의 활성영역에 고내압 트랜지터용 제1 게이트 산화막 및 저압 트랜지스터용 제2 게이트 산화막을 형성하는 단계와 , 상기 제1 게이트 산화막 및 제2 게이트 산하막 상에 각각 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계와, 상기 제2 게이트 전극과 고내압 트랜지스터의 소오스 및 드레인 영역을 오픈하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 상기 제2도전형의 불순물을 이온주입하여 상기 제2게이트 전극의 하부에 디폴리션 영역과 상기 제1불순물 영역과 인접한 기판의 표면 근방에 제2 불순물 영역을 형성하는 단계와, 상기 디폴리션 영역 및 제2불순물 영역과 인접한 기판 표면 근방에 제3 불순물 영역을 형성하는 단계를 포함한다. 본 발명은 사진공정 및 이온주입 공정 수를 줄임으로써 ROM 데이터를 변경한 후 결과를 기다리는 제조시간이 짧아 사용자의 요구에 신속한 대응이 가능하다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도 내지 제8도는 본 발명에 의한 고내압 트랜지스터 제조방법을 나타낸 단면도.
Claims (3)
- 제1도전형의 반도체 기판 상에 활성영역을 한정하는 필드산화막과 상기 필드 산하막의 하부에 상기 제1도전형과 반대의 제2도전형의 제1불순물 영역을 형성하는 단계; 상기 기판의 할성영역에 고내압 트랜지스터용 제1게이트 산화막 및 저압 트랜지스터용 제2 게이트 산화막을 형성하는 단계; 상기 제1게이트 산화막 및 제2 게이트 산하막 상에 각각 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계; 상기 제2 게이트 전극의 하부기판에 디플리션영역과 고내압 트랜지스터의 소오스 및 드레인 영역에 제2불순물 영역들을 형성하는 단계; 상기 저압 및 고내압 트랜지스터의 각각의 소오스 및 드레인영역인 제3불순물 영역들을 상기 디플리션 영역 및 상기 제2불순물 영역들의 인접한 기판내에 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 고내압 모스 트래지스터의 제조방법.
- 제1항에 있어서, 상기 디플리션 영역 및 제2 불순물 영역은 100∼500Kev의 에너지와 1.0 E12(이온㎠)이상의 도즈량으로 이온주입하여 형성하는 것을 특징으로 하는 고내압 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1불순물영역은 기판농도보다 높고 제3 불순물영역보다 낮은 농도로 형성되는 것을 특징으로 하는 고내압 모스 트랜지스터의 제조방법.
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Publications (2)
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KR100192958B1 KR100192958B1 (ko) | 1999-07-01 |
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KR1019960025317A KR100192958B1 (ko) | 1996-06-28 | 1996-06-28 | 고내압 모스 트랜지스터의 제조방법 |
Country Status (1)
Country | Link |
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KR (1) | KR100192958B1 (ko) |
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1996
- 1996-06-28 KR KR1019960025317A patent/KR100192958B1/ko not_active IP Right Cessation
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Publication number | Publication date |
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KR100192958B1 (ko) | 1999-07-01 |
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