KR980006203A - 반도체 소자 패키지 베이스의 제조방법 - Google Patents

반도체 소자 패키지 베이스의 제조방법 Download PDF

Info

Publication number
KR980006203A
KR980006203A KR1019970035972A KR19970035972A KR980006203A KR 980006203 A KR980006203 A KR 980006203A KR 1019970035972 A KR1019970035972 A KR 1019970035972A KR 19970035972 A KR19970035972 A KR 19970035972A KR 980006203 A KR980006203 A KR 980006203A
Authority
KR
South Korea
Prior art keywords
molding
package base
lead
semiconductor device
device package
Prior art date
Application number
KR1019970035972A
Other languages
English (en)
Other versions
KR100230520B1 (ko
Inventor
박찬익
Original Assignee
김훈
씨티아이 반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김훈, 씨티아이 반도체 주식회사 filed Critical 김훈
Priority to KR1019970035972A priority Critical patent/KR100230520B1/ko
Publication of KR980006203A publication Critical patent/KR980006203A/ko
Application granted granted Critical
Publication of KR100230520B1 publication Critical patent/KR100230520B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 리드프레임상의 반도체 칩 탑재부 및 전기적 결선부 전역 또는 리드 프레임상에 패키지 베이스가 형성될 지역 내를 몰드와 상,하부 다이에 의하여 압착(clamping)한 상태에서 그 외곽에 몰딩 수지 화합물을 주입하여 1차 수지 몰딩 공정을 행한 후, 상기한 1차 몰딩에서 형성된 테두리형 수지부의 외곽을 상,하부 다이에 의하여 압착한 상태에서 하부 다이에 형성된 공간부내로만 몰딩 수지 화합물을 주입하여 2차 수지 몰딩하는 단계를 포함하여 이루어지는 반도체 소자 패키지 베이스의 제조 방법을 제공한다. 본 발명에 의하면, 플라스틱을 사용하여 반도체 소자 패키지 베이스의 제조시 발생하는 수지 몰드 플래쉬 및/또는 버르의 발생을 효과적으로 억제할 수 있고, 특히 방열판이 부착된 구조의 반도체 소자 패키지를 저렴한 가격으로 용이하게 제작할 수 있다.

Description

반도체 소자 패키지 베이스의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 6은 발명에 따라, 베이스에 방열판이 부착된 구조의 세라믹 패키지를 대신하는, 두 단계에 걸쳐 몰딩한 선-성형형 플라스틱 패키지.

Claims (4)

  1. 리드 프레임상의 반도체 칩 탑재부 및 전기적 결선부 전역 또는 리드 프레임상에 패키지 베이스가 형성될 지역 내를 몰드의 상,하부 다이에 의하여 압착(clamping)한 상태에서 그 외곽에 몰딩 수지 화합물을 주입하여 1차 몰딩 공정을 행한 후, 상기한 1차 몰딩에서 형성된 테두리형 수지부의 외곽을 상,하부 다이에 의하여 압착한 상태에서 하부 다이에 형성된 공간부내로만 몰딩 수지 화합물을 주입하여 2차 몰딩하는 단계를 포함하여 이루어지는 반도체 소자 패키지 베이스의 제조 방법.
  2. 제1항에 있어서, 상기 2차 몰딩 단계 전에, 리드-프레임의 배면에 방열판이 부착되는 단계가 더욱 포함되며; 2차 몰딩 공정 중 반도체 칩 탑재 부위를 상부 다이의 돌기에 의하여 하방으로 압착하여 방열판 저면이 하부 다이면 상에 압착된 상태에서 몰딩 수지 화합물을 주입하여 2차 몰딩하는 것을 특징으로 하는 반도체 소자 패키지 베이스의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 1차 몰딩에 사용되는 상부 몰드에, 리드-프레임에 댐 바 안쪽의 리드와 리드 사이의 공간에 꼭 맞거나 또는 양쪽으로 1.5 MIL 미만으로 돌출부가 크게 형성되어 있는 것을 특징으로 하는 반도체 소자 패키지 베이스의 제조방법.
  4. 제1항 또는 제2항에 있어서, 상기 리드-프레임에 댐 바가 형성되어 있지 않고, 상기 1차 몰딩에 사용되는 상부 몰드에는, 상기 댐 바가 형성되는 위치 안쪽의 리드와 리드 사이에 꼭 맞거나 또는 양쪽으로 1.5 MIL 미만으로 돌출부가 크게 형성되어 있는 것을 특징으로 하는 반도체 소자 패키지 베이스의 제조방법.
KR1019970035972A 1997-07-26 1997-07-26 반도체 소자 패키지 베이스의 제조방법 KR100230520B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970035972A KR100230520B1 (ko) 1997-07-26 1997-07-26 반도체 소자 패키지 베이스의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970035972A KR100230520B1 (ko) 1997-07-26 1997-07-26 반도체 소자 패키지 베이스의 제조방법

Publications (2)

Publication Number Publication Date
KR980006203A true KR980006203A (ko) 1998-03-30
KR100230520B1 KR100230520B1 (ko) 1999-11-15

Family

ID=19516188

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970035972A KR100230520B1 (ko) 1997-07-26 1997-07-26 반도체 소자 패키지 베이스의 제조방법

Country Status (1)

Country Link
KR (1) KR100230520B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200701484A (en) * 2005-06-17 2007-01-01 Cyntec Co Ltd Method for preventing the encapsulant flow-out

Also Published As

Publication number Publication date
KR100230520B1 (ko) 1999-11-15

Similar Documents

Publication Publication Date Title
MY127386A (en) Plastic molded type semiconductor device and fabrication process thereof
KR950004495A (ko) 반도체장치, 리드프레임 및 반도체장치의 제조방법
KR20070015486A (ko) 반도체 장치의 제조 방법 및 반도체 장치
JP2001525126A (ja) セラミック基板を備えた電力用半導体モジュール
US20040217450A1 (en) Leadframe-based non-leaded semiconductor package and method of fabricating the same
KR980006203A (ko) 반도체 소자 패키지 베이스의 제조방법
JP2755440B2 (ja) 樹脂モールド型半導体装置及び樹脂モールド装置
JP3179003B2 (ja) Tsopまたはutsopのような超薄型半導体パッケージの成形装置および成形方法
JP3236691B2 (ja) 電子部品の封止成形方法及び金型
JPH02184040A (ja) 半導体装置の製造方法
JPS55120153A (en) Resin molded semiconductor device
JPH0794635A (ja) 樹脂封止パッケージ
JP2018056310A (ja) 樹脂封止金型およびそれを用いた半導体装置の製造方法
JPH07114213B2 (ja) 半導体装置用リードフレーム
JP2936679B2 (ja) 樹脂封止型半導体装置の製造方法及び封止用金型
JP2000036556A (ja) 半導体装置の製造方法とその半導体装置
JPS5978537A (ja) 樹脂封止型半導体装置の製造方法
JPH04361537A (ja) 半導体装置の樹脂封止方法
JPH08148515A (ja) 半導体装置の製造方法
JP2506933Y2 (ja) 樹脂密封型半導体装置
JP2601033B2 (ja) 樹脂封止型半導体装置およびその製造方法
JP2015173170A (ja) 樹脂封止金型およびそれを用いた半導体装置の製造方法
JPH0812877B2 (ja) 樹脂封止型半導体装置の製造方法
JPS63211638A (ja) 樹脂封止型半導体装置の製造方法
JPH06244312A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
G15R Request for early opening
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070807

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee