KR970054513A - 박막트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 제1전도막, 게이트 산화막 및 제2전도막을 차례로 형성하고 게이트 마스크를 사용하여 상기 제2전도막, 상기 게이트 산화막 및 상기 제1전도막을 차례로 식각하여 패터닝하되, 게이트 부위에서 박막 트랜지스터의 오프-셋 영역만큼 이격된 부위에도 패턴을 형성하는 단계; 전체구조 상부에 절연막을 형성하고 다시 전면 에치백하여 상기 패터닝된 제2전도막, 게이트 산화막 및 제1전도막 측벽에 절연막을 형성하는 단계; 전체구조 상부에 제3전도막을 형성하고, 이온주입에 의해 제2전도막 및 제3전도막의 소정 부위에 소오스/드레인 및 채널영역을 정의하고, 상기 제1전도막이 서로 이격되는 지역에 형성된 제3전도막에 오프-셋 영역을 정의하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법에 관한 것으로, 게이트 산화막이 특성 저하를 방지하고 온/오프 전류 비를 높이는 효과가 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 따른 박막 트랜지스터의 제조 공정도.
Claims (1)
- 박막 트랜지스터의 제조 방법에 있어서, 제1전도막, 게이트 산화막 및 제2전도막을 차례로 형성하고 게이트 마스크를 사용하여 상기 제2전도막, 상기 게이트 산화막 및 상기 제1전도막을 차례로 식각하여 패터닝하되, 게이트 부위에서 박막 트랜지스터의 오프-셋 영역만큼 이격된 부위에도 패턴을 형성하는 단계; 전체구조 상부에 절연막을 형성하고 다시 전면 에치백하여 상기 패터닝된 제2전도막, 게이트 산화막 및 제1전도막 측벽에 절연막을 형성하는 단계; 전체구조 상부에 제3전도막을 형성하고, 이온주입에 의해 제2전도막 및 제3전도막의 소정 부위에 소오스/드레인 및 채널영역을 정의하고, 상기 제1전도막이 서로 이격되는 지역에 형성된 제3전도막에 오프-셋 영역을 정의하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950064522A KR970054513A (ko) | 1995-12-29 | 1995-12-29 | 박막트랜지스터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950064522A KR970054513A (ko) | 1995-12-29 | 1995-12-29 | 박막트랜지스터 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR970054513A true KR970054513A (ko) | 1997-07-31 |
Family
ID=66623451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950064522A KR970054513A (ko) | 1995-12-29 | 1995-12-29 | 박막트랜지스터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970054513A (ko) |
-
1995
- 1995-12-29 KR KR1019950064522A patent/KR970054513A/ko not_active Application Discontinuation
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