KR970054329A - 반도체 소자의 게이트 전극 형성방법 - Google Patents

반도체 소자의 게이트 전극 형성방법 Download PDF

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KR970054329A
KR970054329A KR1019950056943A KR19950056943A KR970054329A KR 970054329 A KR970054329 A KR 970054329A KR 1019950056943 A KR1019950056943 A KR 1019950056943A KR 19950056943 A KR19950056943 A KR 19950056943A KR 970054329 A KR970054329 A KR 970054329A
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polysilicon
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KR1019950056943A
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Inventor
박상훈
Original Assignee
김주용
현대전자산업 주식회사
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  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 원은 반도체 소자의 게이트 전극 형성방법을 개시한다. 개시된 본 원은 반도체 기판의 소정 영역에 돌출부위를 형성하고, 게이트 산화막을 형성한 다음, 전체 구조물 상부에 게이트 전극용 폴리실리콘막을 형성하고, 돌출부위의 상부 및 양측에 존재하도록 식각한다. 그리고, 전이 금속막을 하부의 폴리실리콘을 감싸안도록 형성하여 게이트 전극을 형성하는 단계를 포함한다.

Description

반도체 소자의 게이트 전극 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 (가) 내지 (라)는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 공정 순서도.

Claims (5)

  1. 반도체 기판의 게이트 전극 예정 영역 상부에 마스크 패턴을 형성하고, 그의 형태로 기판을 식각하여 돌출 부위를 형성하는 단계; 상기 돌출부위를 구비한 반도체 기판 전면에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘을 돌출 부위의 상부 및 측부에 존재하도록 식각하는 단계; 및 상기 식각이 이루어진 폴리실리콘을 감싸안도록 선택적 증착법에 의하여 전이금속막을 형성하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  2. 제1항에 있어서, 상기 전이 금속막을 형성하는 단계이후, 노출된 기판 표면을 열처리하여 열산화막을 형성하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 열산화막을 형성하는 단계는 수증기가 약 3 내지 8% 함유된 수소분위기하에서, 900 내지 1000℃ 정도의 온도로 10 내지 60분 동안 열성장시키는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  4. 제3항에 있어서, 열산화막의 두께는 300 내지 800인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  5. 제1항에 있어서, 상기 폴리실리콘막의 증착단계 이후, 불순물 이온 주입 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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