KR970013090A - 구리막 식각방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선으로 적용하기 위한 구리막 식각 방법이 개시된다. 본 발명의 제1실시예를 알루미늄 이온주일을 실시한 후 구리막 식각공정을 실시한다.
따라서, 식각 생성물이 저온에서도 휘발 가능한 증기압이 높은 물질로 변화되어 포토레지스트 패턴의 변형이 방지되어 양호한 형상의 금속배선을 형성할 수 있다. 본 발명의 제2실시예는 포토레지스트 패턴을 식각 마스크로 한 CHF3플라즈마식각법에 의해 구리막이 식각되고, 구리막이 식각됨과 동시에 구리막이 식각면에 산화 보호막이 형성된다. 그리고 제3 실시예는 구리막 증착시 실리콘 이온이 소량 함유되도록 하고, 패턴공정후 NH3가스 분위기로 급속열처리함에 의해 실리콘 이온과 나이트리젼 이온이 반응되어 산화 보호막이 형성된다.
따라서, 금속배선을 형성하기 위한 구리막 식각 공정과 동시에 산화 보호막을 형성할 수 있어 공정의 단순화 및 수율을 향상시킬 수 있다.

Description

구리막 식각방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1A 내지 1D 도는 본 발명의 제1실시예에 의한 구리막 식각방법을 설명하기 위해 도시한 소자의 단면도

Claims (8)

  1. 구리막 식각방법에 있어서, 기판상에 구리막이 형성되는 단계; 상기 구리막상에 포토레지스트 패턴이 형성되는 단계; 상기 포토레지스트 패턴을 이온 주입 마스크로 한 불순물 이온 주입공정으로 상기 구리막의 노출된 부분에 불순물 이온이 주입되는 단계; 및 상기 포토레지스트 패턴을 식각 마스크로 한 식각공정으로 상기 구리막의 노출된 부분을 식각하는 단계로 이루어지는 것을 특징으로 하는 구리막 식각방법.
  2. 제1항에 있어서, 상기 불순물 이온은 알루미늄 이온인 것을 특징으로 하는 구리막 식각방법.
  3. 제1항에 있어서, 상기 구리막 식각공정은 Cl 플라즈마식각법으로 실시되는 것을 특징으로 하는 구리막 식각방법.
  4. 구리막 식각방법에 있어서, 기판상에 구리막이 형성되는 단계; 상기 구리막상에 포토레지스트 패턴이 형성되는 단계; 및 상기 포토레지스트 패턴을 식각 마스크로 한 CHF3플라즈마식각법에 의해 상기 구리막이 식각되고, 상기 구리막이 식각됨과 동시에 상기 구리막의 식각면에 산화 보호막이 형성되는 단계로 이루어지는 것을 특징으로 하는 구리막 식각방법.
  5. 제4항에 있어서, 상기 산화 보호막은 SiOF인 것을 특징으로 하는 구리막 식각방법.
  6. 구리막 식각방법에 있어서, 구리이온에 실리콘 이온이 수% 첨가된 물질은 기판에 증착하여 구리합금막이 형성되는 단계; 상기 구리합금막상에 포토레지스트 패턴이 형성되는 단계; 상기 포토레지스트 패턴을 식각 마스크로 한 식각공정으로 상기 구리합금막이 식각되는 단계; 및 상기 포토레지스트 패턴을 제거한 후, 급속열처리공정을 실시하므로, 이로 인하여 상기 구리합금막이 구리막으로 됨과 동시에 상기 구리막의 표면에 산화 보호막이 형성되는 단계로 이루어지는 것을 특징으로 하는 구리막 식각방법.
  7. 제6항에 있어서, 상기 급속열처리공정은 NH3가스 분위기에서 실시되는 것을 특징으로 하는 구리막 식각방법.
  8. 제6항에 있어서, 상기 산화 보호막은 실리콘 나이트라이드인 것을 특징으로 하는 구리막 식각방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100274339B1 (ko) * 1997-06-30 2001-01-15 김영환 반도체소자의금속배선형성방법
KR100274342B1 (ko) * 1997-06-30 2001-01-15 김영환 반도체소자의금속배선형성방법
KR101294748B1 (ko) * 2006-12-11 2013-08-08 엘지디스플레이 주식회사 구리막 형성방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100274339B1 (ko) * 1997-06-30 2001-01-15 김영환 반도체소자의금속배선형성방법
KR100274342B1 (ko) * 1997-06-30 2001-01-15 김영환 반도체소자의금속배선형성방법
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