KR970053037A - 반도체 소자의 게이트 전극 형성방법 - Google Patents

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Abstract

본 원은 반도체 소자의 게이트 전극 형성방법을 개시한다. 개시된 본원은 실리콘 기판상에 열산화막을 형성하는 단계, 상기 열산화막을 게이트 전극 예정 영역에만 존재하도록 식각하는 단계; 상기 식각이 이루어진 열산화막의 형태로 하부의 실리콘 기판을 소정 깊이 만큼 식각하여 돌출부를 형성하는 단계; 상기 돌출부를 구비한 실리콘 기판 전면에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 도핑된 폴리실리콘층을 형성하는 단계; 상기 도핑된 폴리실리콘층을 소정 부분 식각하여 돌출부의 측벽부 및 하단의 일부분만에 존재하도록 식각하는 단계; 및 상기 식각이 이루어진 폴리실리콘층을 감싸안도록 전이 금속막을 형성하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 게이트 전극 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 (a)내지 (d)는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 공정 순서도.

Claims (7)

  1. 실리콘 기판상에 열산화막을 형성하는 단계; 상기 열산화막을 게이트 전극 예정 영역에만 존재하도록 식각하는 단계; 상기 식각이 이루어진 열산화막의 형태로 하부의 실리콘 기판을 소정 깊이 만큼 식각하여 돌출부를 형성하는 단계; 상기 돌출부를 구비한 실리콘 기판 전면에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 도핑된 폴리실리콘층을 형성하는 단계; 상기 도핑된 폴리실리콘층을 소정 부분 식각하여 돌출부의 측벽부 및 하단의 일부분만에 존재하도록 식각하는 단계; 및 상기 식각이 이루어진 폴리실리콘층을 감싸안도록 전이 금속막을 형성하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  2. 제1항에 있어서, 상기 실리콘 기판부의 소정 부분을 식각하여 돌출부를 형성하는 단계에서, 상기 돌출부를 형성하기 위한 실리콘 기판의 식각 깊이는 1000 내지 5000Å인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 돌출부를 형성하는 식각시 플라즈마 식각에 의하여, 측벽부가 20°내지 40°경사가 지도록 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  4. 제1항에 있어서, 상기 전이 금속막을 형성하여 게이트 전극을 형성하는 단계이후, 노출된 기판 표면을 열처리하여 산화막을 형성하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  5. 제4항에 있어서, 상기 열처리에 의한 산화막을 형성하는 단계는 수증기가 약 3 내지 8% 함유된 수소분위기 하에서, 900 내지 1000℃ 정도의 온도로 10 내지 60분 동안 노출된 기판을 열성장시키는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  6. 제4항 및 제5항에 있어서, 상기 열처리에 의한 산화막의 두께는 300 내지 800Å인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  7. 제1항에 있어서, 상기 전이 금속막은 선택적 증착방식에 의하여 폴리실리콘 패턴이 존재하는 곳에만 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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