KR930018752A - 반도체소자의 소오스 및 드레인 영역 형성방법 - Google Patents
반도체소자의 소오스 및 드레인 영역 형성방법 Download PDFInfo
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Abstract
반도체소자의 폴리게이트 상부에 LTO(Low temperatur Oxide)막 및 BPSG(Boro-Phosphorous-SilicateGlass)막을 증착시킨후, 스페이서를 식각하여 어닐링공정을 행할시, 상기 BPSG가 플로우되게 하여 폴리게이트 측벽의 스페이서 폭이 소정의 크기로 되게 한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 실리콘기판 상부의 필드 산화막 및 게이트 산화막 상부에 폴리게이트 및 섀도우 산화막이 형성되는 공정을 나타내는 반도체 소자의 단면도.
제3도는 제2도의 섀도우 산화막 상부에 BPSG막이 형성되는 공정을 나타내는 반도체 소자의 단면도.
제4도는 제2도의 BPSG막이 플로우되어 소정의 스페이서가 형성되는 공정을 나타내는 반도체 소자의 단면도.
Claims (4)
- 반도체소자의 소오스 및 드레인영역을 형성하는 방법에 있어서, 실리콘기판(1)을 형성하는 단계와, 상기 실리콘기판(1)상부에 필드 산화막(3) 및 게이트 산화막(5)을 형성하는 단계와, 상기 게이트 산화막(5) 상부에 패터닝공정에 의해 폴리게이트(7)를 형성하는 단계와, 상기 폴리게이트(7) 상부 및 상기 게이트 산화막(5)과 상기 필드산화막(3) 상부에 섀도우 산화막(9)을 형성하는 단계와, 상기 섀도우 산화막(9) 상부로부터 불순물을 이온주입시켜 상기 실리콘기판(1) 일부에 LDD영역(11)을 형성하는 단계와, 상기 섀도우 산화막(9) 상부에 LTO 및 BPSG막(13)을 증착한후 스페이서 식각을 하는 단계와, 상기 스페이서 식각후 어닐링공정을 하여 상기 섀도우 산화막(9)상부 일부에서 소정의 폭만큼 BPSG막을 플로우시켜 스페이서(15)를 형성 하는 단계와, 상기 스페이서(15)가 형성된 상기 BPSG막(13) 상부에 N+소오스 및 드레인용 포토레지스트층(17)을 형성시켜 패터닝공정후에 이온주입공정을 거쳐 상기 실리콘기판(1)내에 N+영역(19)을 형성하는 단계와, 상기 포토레지스트층(17)을 형성시켜 패터닝공정후에 이온주입공정을 거쳐 상기 실리콘기판(1)내에 P+영역(23)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 소오스 및 드레인 영역 형성방법.
- 제1항에 있어서, 상기 BPSG막(13)을 플로우시키기 위해, 붕소(boron)의 농도는 1.2±0.15WT5로, 인(Phosphorus)의 농도는 5.3±0.3WT%로 하는 것을 특징으로 하는 소오스 및 드레인 영역 형성방법.
- 제1항 또는 제2항에 있어서, BPSG막(13)의 두께는 1500±150Å인 것을 특징으로 하는 소오스 및 드레인 영역 형성방법.
- 제1항 또는 제2항에 있어서, 어닐링은 온도900℃에서 H2가스 및 O2가스로 이행되는 것을 특징으로 하는 반도체소자의 소오스 및 드레인 영역 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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KR1019920003031A KR930018752A (ko) | 1992-02-27 | 1992-02-27 | 반도체소자의 소오스 및 드레인 영역 형성방법 |
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KR1019920003031A KR930018752A (ko) | 1992-02-27 | 1992-02-27 | 반도체소자의 소오스 및 드레인 영역 형성방법 |
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KR (1) | KR930018752A (ko) |
-
1992
- 1992-02-27 KR KR1019920003031A patent/KR930018752A/ko not_active Application Discontinuation
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