KR970053612A - 반도체 장치용 캐패시터 제조 방법 - Google Patents

반도체 장치용 캐패시터 제조 방법 Download PDF

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헤르만 벤트
라인하르트 슈텡클
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로더리히 네테부쉬·롤프 옴케
지멘스 악티엔게젤샤프트
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Abstract

본 발명은 반도체 장치용 캐패시터 제조 방법에 관한 것이다.
캐패시터, 특히 적층 캐패시터를 가지는 다이내믹 메모리 셀 장치를 위해, 제1도전 재료로 형성되는 층 및 상기 제1층과 선택적으로 에칭될 수 있는 제2재료로 교대로 형성되는 층을 포함하는 순차적 층이 형성된다. 층 구조는 순차적 층으로부터 형성되며, 상기 층 구조의 측면은 각각 도전 지지 구조(5)를 가진다. 상기 층의 표면이 커버되지 않는 개구부, 특히 갭이 상기 층 구조에 형성된다. 상기 제2재료로 형성되는 층은 상기 제1재료로 형성되는 층에 대해 선택적으로 제거된다. 상기 제1재료(41)와 상기 지지구조(5)로 형성되는 층의 커버되지 않은 표면은 카운터 전극(7)이 노출되는 캐패시터 유전체(6)를 가진다. 상기 캐패시터는 P+도핑된 폴리실리콘에 선택적인 P-도핑된 폴리실리콘의 애칭을 사용하여 제조될 수 있다.

Description

반도체 장치용 캐패시터 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제1재료로 형성되는 층과 제2재료로 형성되는 층을 교대로 포함하는 순차적 층을 가지는 기판을 도시하는 도면이다. 제12도는 캐패시터 유전체와 카운터 전극의 형성 후 기판을 도시하는 도면이다.

Claims (8)

  1. 반도체 장치용 캐패시터 제조 방법에 있어서, 제1재료로 형성되는 층(41)과 제2재료로 형성되는 층(42)을 교대로 포함하여 순차적 층(4)이 형성되는데, 상기 제1재료는 전기적으로 도전되고 상기 제2재료는 상기 제1재료에 관련하여 선택적으로 에칭될 수 있고, 상기 순차적 층(4)은 측면은 갖는 적어도 하나의 층 구조(4')가 형성되도록 구조화되고, 도전 재료로 형성되는 지지 구조(5)가 형성되는데, 상기 지지 구조는 적어도 상기층 구조(4')의 측면을 커버하고, 상기 제1및 제2재료로 형성되는 층(41,42)의 표면이 커버되지 않는 적어도 하나의 개구부가 상기 층 구조에 형성되고, 상기 제2재료로 형성되는 층(42)은 상기 제1재료로 형성되는 층(41)과 상기 지지구조(5)에 관련하여 선택적으로 제거되고, 상기 제1재료로 형성되는 층(41)과 상기 지지 구조(5)의 커버되지 않은 표면을 캐패시터 유전체(6)를 가지며, 게이트 전극(7)이 상기 캐패시터 유전체(6)의 표면위에 형성되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,상기 제1재료로 형성되는 층(41)과 상기 지지구조(5)는 도판트 농도가 1020㎝-3미만인 P+도핑된 실리콘으로 형성되고, 상기 제2재료로 형성되는 층(42)은 도판트 농도가 1019㎝-3미만인 P-도핑된 실리콘으로 형성되는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 제1재료로 형성되는 층(41)과 상기 제2재료로 형성되는 층(42)은 폴리실리콘의 인시튜 도핑 층착을 통해 형성되고, 상기 지지 구조(5)는 도핑된 실리콘의 선택적 에피텍셜 성장을 통해 형성되는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 선택적 에피텍셜 성장은 700과 750℃ 상이의 온도 범위에서 SiCl2H2,HCl,H2,B2H2를 사용하여 수행되는 것을 특징으로 하는 방법.
  5. 제2항에 있어서, 상기 제1재료로 형성되는 층(241)과 상기 제2재료로 형성되는 층(24)은 폴리실리콘의 인 시튜 도핑 층착을 통해 형성되고, 상기 지지 구조(25')는 도핑된 폴리실리콘층(25)의 인 시튜 도핑 증착및 이방성 에칭 백을 통해 형성되는 것을 특징으로 하는 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 층 구조(4')내의 상기 개구부는 상기 지지 구조(5)를 갖는 상기 층 구조를 갭에 의해 분리되는 2개 섹션으로 분할하는 것을 특징으로 하는 방법.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 기판(1)은 선택 트랜지스터(AT), 비트 라인(BL), 워드라인(WL) 및 절연층(2)을 가지는 반도체 기판을 포함하는데, 이 반도체 표면 위에 상기 순차적 층(4)이배치 되는 것을 특징으로 하는 방법.
  8. 제6항에 있어서, 상기 기판(1)은 선택 트랜지스터(AT), 비트 라인(BL), 워드 라니(WL) 및 절연층(2)을 가지는 반도체 기판을 포함하는데, 이 반도체 표면위에 상기 순차적 층(4)이 배치되는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960061178A 1995-12-15 1996-12-03 고체소자용캐패시터제조방법 KR100432772B1 (ko)

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