JP3681490B2 - 半導体装置用コンデンサの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置のためのコンデンサの製造方法に関する。
【0002】
【従来の技術】
たとえばダイナミックメモリセル装置、アナログ‐ディジタルおよびディジタル‐アナログ変換器ならびにフィルタ回路のような種々の集積回路の形式に対して半導体ベース上にコンデンサが必要とされる。半導体ベース上にコンデンサを製造する際には、集積密度の増大またはチップ面積の減少を顧慮して、キャパシタンスを同一に保ってコンデンサの占有面積を減少するという問題を解決しなければならない。
【0003】
この問題は、一般に使用される1トランジスタメモリセルの必要面積がメモリ世代毎にメモリ密度の増大と共に減少させられるダイナミック半導体メモリにおいて特に重要である。同時にメモリコンデンサの或る程度の最小キャパシタンスが維持されていなければならない。
【0004】
ダイナミック半導体メモリ装置(DRAMメモリ装置)の1トランジスタメモリセルは読出しトランジスタおよびコンデンサを含んでいる。このコンデンサに情報が論理値0または1を表す電荷の形態で蓄積される。ワード線を介しての読出しトランジスタの駆動によりこの情報がビット線を介して読出される。電荷の確実な蓄積および読出された情報の同時の区別可能性のためにコンデンサは最小キャパシタンスを有していなければならない。メモリコンデンサのキャパシタンスに対する下限は現在のところ25fFとみられている。
【0005】
1Mbit世代までは読出しトランジスタもコンデンサもプレーナ構造のデバイスとして実現された。4Mbit世代以降はメモリセルの更なる面積減少が読出しトランジスタおよびコンデンサの三次元配置により達成された。そのための1つの方法は、メモリコンデンサをトレンチ内に実現することにある(たとえばヤマダ(K.Yamada) 「国際電子デバイスおよび材料IEDM85論文集」第702頁以降参照)。メモリコンデンサの電極は、この場合トレンチの表面に沿って配置されている。それにより、キャパシタンスが関係するメモリコンデンサの有効面積がトレンチの断面積に相当するメモリコンデンサに対する基板の表面における占有面積にくらべて増大される。
【0006】
メモリコンデンサの占有面積を同一に保ってまたはこれを減少してメモリキャパシタンスを増大するための別の方法は、メモリコンデンサを積層コンデンサとして構成することにある。その際にワード線を介して基板と接触させられるポリシリコンから成る構造、たとえば冠構造またはシリンダが形成される。このポリシリコン構造はメモリ節点を形成する。この節点はコンデンサ誘電体およびコンデンサ板を設けられる。この構想は、十分に論理プロセスと両立し得るという利点を有する。メモリコンデンサに対して基板表面の上側の自由空間が利用される。その際に、ポリシリコン構造が隣接メモリセルに対して絶縁されているかぎり、セル面積全体がポリシリコン構造により覆われてよい。
【0007】
ヨーロッパ特許第 0415530B1号明細書から、メモリコンデンサとして積層コンデンサを有するメモリセル装置は公知である。積層コンデンサは少なくとも1つの側部支持部を介して互いに結合されている多数のほぼ平行に重なり合って配置されたポリシリコン層を有するポリシリコン構造を含んでいる。これらの冷却リブ状に配置された層は基板表面上のポリシリコン構造にくらべてポリシリコン構造の表面の明らかな増大に通ずる。ポリシリコン構造は基板の表面上へのポリシリコンおよびそれに対して選択的にエッチング可能なSiO2 層の交互の析出、これらの層の構造化、層構造の少なくとも1つのエッジにおけるエッジカバーの形成(ポリシリコンから成るスペーサ)およびSiO2 層の選択的な除去エッチングにより形成される。ポリシリコン構造はその際に砒素によりドープされている。続いて熱酸化によりシリコン酸化物がコンデンサ誘電体として形成され、その上にドープされたポリシリコンから成るセル板が析出される。
【0008】
【発明が解決しようとする課題】
本発明の課題は、半導体装置、特にDRAM装置用のコンデンサの製造方法であって、公知の方法にくらべて減少したプロセス費用において高度な集積密度を達成する方法を提供することにある。
【0009】
【課題を解決するための手段】
この課題は本発明によれば、請求項1による方法により解決される。本発明の他の実施態様は従来請求項にあげられている。本発明による方法では、基板の上に、それぞれ交互に第1の材料から成る層および第2の材料から成る層を含んでいる層列が作られる。第1の材料は電気的に伝導性である。第2の材料は第1の材料に対して選択的にエッチング可能である。層列は、基板まで達するエッジを有する少なくとも1つの層構造が生ずるように構造化される。少なくとも層構造のエッジを覆う導電性材料から成る支持構造が形成される。続いて層構造に少なくとも1つの開口が形成され、そのなかで第1および第2の材料から成る層の表面が露出している。続いて第2の材料から成る層が第1の材料から成る層および支持構造に対して選択的に除去される。第1の材料から成る層および支持構造の露出表面にコンデンサ誘電体が設けられる。コンデンサ誘電体の表面には対向電極が形成される。
【0010】
支持構造は第2の材料から成る層の除去エッチングの際に層構造の少なくとも3つのエッジに配置されている。それにより高い機械的安定性が保証され、それにより第2の材料から成る層の除去エッチングの際の第1の材料から成る層の付着が避けられる。この機械的安定性が支持構造により保証されているので、第1の材料から成る層の厚みが第1の材料から成る層への機械的安定性の要求に無関係に選ばれる。第1の材料から成る層は特に20ないし50nmの間の厚み範囲内で実現され得る。それによりコンデンサの全体の高さもキャパシタンスを同一に保って減少させられる。
【0011】
好ましくは、第1の材料から成る層および支持構造は1020cm-3よりも高いドーピング濃度を有するp+ ドープされたシリコンから、また第2の材料から成る層は1019cm-3よりも低いドーピング濃度を有するp- ドープされたシリコンから形成される。ザイデル(H.Seidel)ほか「電気化学協会雑誌(J.Electrochem.Soc.) 」第137巻(1990)第3626頁以降から、p- ドープされたシリコンがp+ ドープされたシリコンに対して選択的にエッチング可能であることは知られている。1020cm-3よりも高い濃度にホウ素によりドープされたシリコンと1019cm-3よりも低い濃度にホウ素によりドープされたシリコンとの間で1000倍までのエッチング率の差異が達成される。
【0012】
p+ ドープされたシリコンおよびp- ドープされたシリコンは同一の反応器のなかで析出することができる。それにより層列が設備の交替なしにプロセスパラメータの切換によってのみ実現され得る。このことはプロセスの明らかな簡単化を意味する。
【0013】
ドープされたシリコンから成る支持構造は、ドープされたシリコンの選択的なエピタキシーにより、またはポリシリコンのその場でのドープ析出、およびドープされたポリシリコン層の異方性のバックエッチングにより形成される。この両実施例は800°C以下の温度範囲で行われ得るので、p+ ドープされたシリコンおよびp- ドープされたシリコンから成る層の相互拡散は避けられる。
【0014】
支持構造は両方の場合に層構造のエッジにおける一定の表面により形成される。それにより、第2の材料から成る層が均等に第1の材料から成る層の間で除去エッチングされることが保証される。このようにすれば、第2の材料から成る層が局部的にまだ除去されないこと、また同時に他の個所において支持面が既に、第1の材料から成る個々の層が除去されるように強く浸食されることが避けられる。
【0015】
好ましくは、層構造に開口を形成する際に層構造および支持構造が基板の表面まで達する間隙により間隔をおかれている2つの部分範囲に分割される。両部分範囲から2つのコンデンサが形成される。部分範囲の間隔および構造の大きさはそのつど使用される技術により最小の構造サイズFに相応して形成される。それにより高い集積密度が達成される。
【0016】
ダイナミックメモリセル装置に対するメモリコンデンサとしてのコンデンサの製造の際にはコンデンサの製造は好ましくは積層コンデンサとして行われる。この場合、基板が選択トランジスタ、ビット線、ワード線および絶縁層を有する半導体基板を含んでおり、その表面の上に層列が被覆される。好ましくは絶縁層は、層列がほぼ平坦な表面の上に形成されるように、平坦化される。
【0017】
【実施例】
以下、図面に示す実施例により本発明を一層詳細に説明する。
【0018】
図1に示すように基板1の上に絶縁層2が施される。基板1はたとえばワード線およびビット線を有する選択トランジスタを含んでいる半導体基板、特に単結晶シリコン円板である。絶縁層2はたとえばSiO2 から形成され、また平坦化法により平坦化される。絶縁層2に接触孔3が開けられ、この孔は導電性の材料、たとえばドープされたポリシリコン、タングステン、タンタル、チタン、チタン窒化物またはタングステン珪化物で満たされる。接触孔3は、それらがそれぞれ基板1の選択トランジスタのうちの1つの選択トランジスタのソース/ドレイン領域に達するように配置される。
【0019】
絶縁層2の表面の上に、それぞれ交互にp+ ドープされたポリシリコン層41 およびp- ドープされたポリシリコン層42 を含んでいる層列4が施される。p+ ドープされたポリシリコン層41 はたとえば5×1020cm-3のドーパント濃度を有する。p- ドープされたポリシリコン層42 はたとえば1×1019cm-3のドーパント濃度を有する。p+ ドープされたポリシリコン層41 およびp- ドープされたポリシリコン層42 はたとえばCVD法によりそれぞれ20nmの層厚に析出される。層列の最も上側の層はp- ドープされたポリシリコン層42 である。
【0020】
続いて層列4からマスクの使用のもとに異方性エッチングにより層構造4´が形成される。層構造4´の間で絶縁層2の表面が露出している(図2)。異方性エッチングはたとえばCF4 およびSF6 により行われる。
【0021】
続いてシリコンからの選択的エピタキシーにより支持構造5が形成される(図3)。選択的エピタキシーは700°Cと750°Cとの間の温度範囲内でプロセスガスとしてSiCl2 H2 、HCl、H2 、B2 H6 を使用したプロセスで行われる。プロセス温度は、p+ ドープされたポリシリコン層41 およびp- ドープされたポリシリコン層42 の相互拡散を避けるため、この低い温度範囲内に選ばれる。選択的エピタキシーの際に支持構造5がその場でp+ ドープされて層構造4´の表面の上に成長する。それに対して絶縁層2の表面の上にはシリコンは成長しない。支持構造5は層構造4´のエッジおよび表面を完全に覆う。
【0022】
続いて層構造4´およびそれを覆う支持構造5が、ホトリソグラフィにより形成されたマスクの使用のもとにたとえばCF4 およびSF6 による異方性エッチングにより、それぞれ2つの部分範囲が生ずるように構造化される。両部分範囲はそれぞれ間隙により互いに隔てられている。間隙の範囲内の部分範囲は、p- ドープされた層42 およびp+ ドープされた層41 の表面が露出しているエッジをそれぞれ有する。
【0023】
続いて、p+ ドープされたポリシリコンおよびSiO2 に対して選択性のエッチングによりp- ドープされたポリシリコン層42 の残留部分が除去される。選択性エッチングはたとえばエチレンジアミン、カテコール、ピラジンおよび水を含んでいるアルカリ性エッチング溶液中で行われる。好ましくは溶液の濃度は、1リットルのエチレンジアミン、160グラムのカテコール、6グラムのピラジンおよび133ミリリットルの水の範囲内にある。さらにエッチング溶液として10ないし50重量%の範囲内の濃度を有するKOHも使用することができる。このエッチングはp+ ドープされたポリシリコンおよびp- ドープされたポリシリコンに関して少なくとも1:500の選択性を有する。
【0024】
選択性エッチングにより浸食されないp+ ドープされた層41 および支持構造5は機械的および電気的に互いに接続されている。
【0025】
p+ ドープされた層41 および支持構造5の表面にはコンデンサ誘電体6が設けられる。コンデンサ誘電体6はたとえば4nmの酸化物等価厚みのSiO2 、Si3 N4 およびSiO2 から成る三重層から形成される。
【0026】
続いて、その場でp+ ドープされたポリシリコン層の析出により対向電極7が形成される(図5および図6参照)。
【0027】
図6に示されている断面図で基板1のなかに選択トランジスタが配置されている。p+ ドープされた層41 およびそれと結合されている支持構造5はそれぞれメモリコンデンサに対するメモリ節点を形成する。このメモリ節点はその下に配置されている接触孔3を介して選択トランジスタのソース/ドレイン領域8と接続されている。選択トランジスタの他方のソース/ドレイン領域9は接続領域10を介して隣の選択トランジスタの相応のソース/ドレイン領域9と接続されている。接続領域10はさらに埋められたビット線接触部11を介して埋められたビット線12と接続されている。埋められたビット線12およびビット線接触部11は絶縁層2により囲まれている。選択トランジスタのソース/ドレイン領域8と9との間にチャネル領域13、ゲート誘電体(図示せず)およびワード線14として作用するゲート電極が配置されている。ワード線14およびビット線接触部11はそれぞれドープされたポリシリコンから形成されている。ビット線12はドープされたポリシリコン、タングステン珪化物またはタングステンから形成される。ソース/ドレイン領域8のビット線12と反対の側に、隣接する選択トランジスタの間を絶縁するために、それぞれ絶縁構造、たとえば絶縁材料で満たされた平坦なトレンチ15(シャロートレンチ絶縁)が設けられている。
【0028】
第2の実施例では基板21の上に絶縁層22が施される(図7参照)。基板21はたとえばワード線およびビット線を有する選択トランジスタを含んでいる半導体基板、特に単結晶シリコン円板である。絶縁層はたとえばSiO2 から形成される。平坦化法で、たとえば化学的機械的研磨により、または平坦化エッチングにより、絶縁層22の表面が平坦化される。絶縁層22内に、それぞれ基板21内の選択トランジスタのうちの1つの選択トランジスタのソース/ドレイン領域に達する接触孔23が開けられる。接触孔23は導電性の材料、たとえばドープされたポリシリコン、タングステン、タンタル、チタン、チタン窒化物またはタングステン珪化物で満たされる。
【0029】
絶縁層22の表面の上に、それぞれ交互にp+ ドープされたポリシリコン層241 およびp- ドープされたポリシリコン層242 を含んでいる層列24が施される。p+ ドープされたポリシリコン層241 およびp- ドープされたポリシリコン層242 はその際にそれぞれ20nmの厚みを有する。p+ ドープされたポリシリコン層241 およびp- ドープされたポリシリコン層242 はCVD法でその場でのドープ析出により析出される。その際絶縁層22の表面の上にp+ ドープされたポリシリコン層241 の1つが配置されている。層列24の最も上側の層は同じくp- ドープされたポリシリコン層242 の1つにより形成される。
【0030】
層列24からたとえばCF4 およびSF6 による異方性エッチングにより層構造24´が形成される。層構造24´の外側で絶縁層22の表面が露出される(図8参照)。
【0031】
続いて、その場でドープされたCVD析出により別のp+ ドープされた多結晶のシリコン層25が析出される。p+ ドープされた多結晶のシリコン層25はたとえば30ないし50nmの厚みを有する。それはほぼ同形のエッジカバーを有する(図9参照)。
【0032】
たとえばCF4 およびSF6 による異方性バックエッチングにより別のp+ ドープされた多結晶のシリコン層25から支持構造25´が形成される。支持構造25´は層構造24´のエッジを覆う(図10参照)。支持構造25´の形成の際に絶縁層22の表面は支持構造25´および層構造24´の外側で露出される。
【0033】
ホトリソグラフィにより作られたマスクの使用のもとに層構造24´がたとえばCF4 およびSF6 による異方性エッチングによりそれぞれ2つの部分範囲に構造化される。両部分範囲は間隙により互いに隔てられており、その際に間隙の範囲内では絶縁層22の表面は露出されている。間隙の方向に部分範囲はそれぞれ、p- ドープされたポリシリコン層242 およびp+ ドープされたポリシリコン層241 の表面が露出しているエッジを有する。
【0034】
p+ ドープされたポリシリコンおよびSiO2 に対して選択性のエッチングによりp- ドープされたポリシリコン層242 の残留する部分が除去される。選択性エッチングはたとえばエチレンジアミン、カテコール、ピラジンおよび水を含んでいるアルカリ性エッチング溶液中で行われる。好ましくは溶液の濃度は、1リットルのエチレンジアミン、160グラムのカテコール、6グラムのピラジンおよび133ミリリットルの水の範囲内にある。さらにエッチング溶液として10ないし50重量%の範囲内の濃度を有するKOHも使用することができる。
【0035】
このエッチングはp+ ドープされたポリシリコンおよびp- ドープされたポリシリコンに関して少なくとも1:500の選択性を有する。従って、このエッチングの際にp+ ドープされたポリシリコン層241 の残留する部分も支持構造25´も浸食されない(図11参照)。p+ ドープされたポリシリコン層241 はそのつどの支持構造25´と機械的および電気的に結合されている。
【0036】
支持構造25´およびp+ ドープされたポリシリコン層241 の表面にはコンデンサ誘電体26が設けられる。コンデンサ誘電体26はたとえば4nmの酸化物等価厚のSiO2 、Si3 N4 およびSiO2 (いわゆるONO)から成る三重層を含んでいる。導電性の層の析出により最後に対向電極27が形成される。対向電極27はたとえばその場でp+ ドープされたポリシリコン層の析出により形成される。その際に隣接するp+ ドープされたポリシリコン層241 の間の中間空所は対向電極27の材料により満たされる(図12参照)。支持構造25´と結合されているp+ ドープされたポリシリコン層241 はそれぞれメモリ節点を形成する。選択トランジスタの配置および図12中の紙面に対して垂直なメモリコンデンサを通る断面は図6中の配置および断面と一致している。
【0037】
図13には本発明による方法により製造されたメモリコンデンサを有するダイナミックメモリセル装置のレイアウトが示されている。このメモリセル装置では互いに垂直にワード線WLおよびビット線BLが延びている。メモリコンデンサSPはハッチングを施された長方形として記入されている。選択トランジスタATの位置はそれぞれ太い破線の輪郭として記入されている。製造の際に層構造4´および24´から成るそれぞれ2つのメモリコンデンサが形成される。図13のレイアウト中には一点鎖線Tとして、層構造4´または24´をメモリコンデンサSPの形状に一致する形状の部分範囲に分割するマスクの分離スリットが記入されている。層構造4´または24´はこのレイアウト中でスリットのなかに配置されており、その際に隣接するスリットは隣接する層構造4´、24´の中心点の間の半分の間隔だけ互いにずらされて配置されている。
【0038】
可能なかぎり高い実装密度を達成するため、正方形の横断面および3F(ここでFはそのつど利用される技術において最小に製造可能な構造サイズである)の一辺の長さを有する層構造を形成すると有利である。隣接する層構造4´、24´の間の間隔はFである。その場合、ワード線WLおよびビット線BLの幅および間隔もそれぞれFである。この場合、1つのメモリセルは8F2 の占有面積を有する。1GBit世代で予定されているような0.18μmの構造サイズにおいてダイナミックメモリセル装置に対して必要な25fFの最小キャパシタンスを達成するためには、12のp+ ドープされたポリシリコン層41 または241 が必要である。その際に、p+ ドープされたポリシリコン層41 または241 およびp- ドープされたポリシリコン層42 または242 の20nmの層厚では積層の高さは約0.4μmとなる。
【0039】
図14には本発明による方法により製造されたメモリコンデンサを有するダイナミックメモリセル装置の別のレイアウトが示されている。ワード線WL、ビット線BL、メモリコンデンサSP、選択トランジスタATとならんで再び分離スリットTが示されている。このレイアウトは、分離によりメモリコンデンサSPに対する部分範囲が形成される層構造4´、24´が網目状に配置されている点で、図13に示されているレイアウトと相違している。その際に隣接するスリットは互いにずらされずに配置されている。隣接する分離スリットTの間隔はこのレイアウトでは、図13に示されているレイアウトにくらべて2倍の大きさである。それに対して、図13に示されているレイアウトは図14に示されているレイアウトにくらべて、分解限界により緩和されたリソグラフィが存在するという利点を有する。これは分離マスク中の一層微細な構造により得られる。
【0040】
好ましくは、分離マスク中の分離スリットTはいわゆるCARLレジストの使用のもとに形成される。このレジストでは、分離スリットTがそのつど使用される技術での最小に製造可能な構造サイズよりも小さい幅を有するように、化学的後処理により構造サイズの幅が変更される。
【図面の簡単な説明】
【図1】交互に第1の材料から成る層および第2の材料から成る層を含んでいる層列を有する基板を示す図。
【図2】層構造を有する基板を示す図。
【図3】層構造のエッジを覆う支持構造を形成した後の基板を示す図。
【図4】層構造中に開口の形成し、また第2の材料から成る層を選択的にエッチング除去した後の基板を示す図。
【図5】コンデンサ誘電体および対向電極を形成した後の基板を示す図。
【図6】図5中の線VI‐VIを通る基板の断面図。
【図7】交互に第1の材料から成る層および第2の材料から成る層を含んでいる層列を有する基板を示す図。
【図8】層列から成る層構造を形成した後の基板を示す図。
【図9】層構造を覆う層を析出した後の基板を示す図。
【図10】支持構造を形成するため層を異方性にバックエッチングした後の基板を示す図。
【図11】層構造中に開口を形成し、また第2の材料から成る層を選択的にエッチング除去した後の基板を示す図。
【図12】コンデンサ誘電体および対向電極を形成した後の基板を示す図。
【図13】層構造がずらされて配置されているレイアウトを示す図。
【図14】層構造が網目状に配置されているレイアウトを示す図。
【符号の説明】
1 基板
2 絶縁層
3 接触孔
4 層列
4´ 層構造
41 第1の材料から成る層
42 第2の材料から成る層
5 支持構造
6 コンデンサ誘電体
7 対向電極
8、9 ソース/ドレイン領域
10 接続領域
11 ビット線接触部
12 ビット線
13 チャネル領域
14 ワード線
21 基板
22 絶縁層
23 接触孔
24 層列
24´ 層構造
241 第1の材料から成る層
242 第2の材料から成る層
25 ドープされたポリシリコン層
25´ 支持構造
26 コンデンサ誘電体
27 対向電極
AT 選択トランジスタ
BL ビット線
SP メモリコンデンサ
T 分離スリット
WL ワード線
Claims (3)
- それぞれ交互に第1の材料から成る層(41)および第2の材料から成る層(42)を含んでいる層列(4)が作られ、その際に第1の材料は電気的に伝導性であり、また第2の材料は第1の材料に対して選択的にエッチング可能であり、
層列(4)が、エッジを有する少なくとも1つの層構造(4’)が生ずるように構造化され、
少なくとも層構造(4’)のエッジを覆う導電性の材料から成る支持構造(5)が形成され、
層構造中に少なくとも1つの開口が形成され、そのなかで第1および第2の材料から成る層(41、42)の表面が露出しており、
第2の材料から成る層(42)が第1の材料から成る層(41)および支持構造(5)に対して選択的に除去され、
第1の材料(41)から成る層および支持構造(5)の露出している表面にコンデンサ誘電体(6)が設けられ、
コンデンサ誘電体(6)の表面に対向電極(7)が形成され、
第1の材料から成る層(4 1 )および支持構造(5)が10 20 cm -3 よりも高いドーピング濃度を有するp + ドープされたシリコンから、また第2の材料から成る層(4 2 )が10 20 cm -3 よりも低いドーピング濃度を有するp - ドープされたシリコンから形成され、
第1の材料から成る層(4 1 )および第2の材料から成る層(4 2 )がドープされたポリシリコンの析出により形成され、支持構造(5)がドープされたシリコンからの選択的エピタキシーにより形成され、この際
選択的エピタキシーが700°と750°との間の温度範囲内でSiCl 2 H 2 、HCl、H 2 、B 2 H 6 の使用のもとに行われる
ことを特徴とする半導体装置用コンデンサの製造方法。 - 層構造(4’)中に開口を形成する際に支持構造(5)を有する層構造が間隙により間隔をおかれている2つの部分範囲に分割されることを特徴とする請求項1記載の方法。
- 基板(1)が選択トランジスタ(AT)、ビット線(BL)、ワード線(WL)および絶縁層(2)を有する半導体基板を含んでおり、その表面の上に層列(4)が施されることを特徴とする請求項1又は2記載の方法。
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