KR970053494A - 반도체 소자 분리방법 - Google Patents

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Abstract

본 발명은 반도체 소자 분리방법에 관한 것으로, 영역 분리가 요구되는 실리콘 기판상의 활성 영역과 필드 영역의 경계 부분에 소정 깊이의 제1트렌치를 형성하는 단계; 상기 제1트렌치의 내부에 BSG막을 매립한 후 이와 같이된 전체 구조의 상부에 소정 두께의 제1테오스 산화막을 형성하는 단계; 상기 제1테오스 산화막을 식각하여 필드 영역이 형성될 실리콘 기판을 노출시키는 단계; 상기 제1테오스 산화막을 식각의 장벽으로 실리콘 기판을 식각하여 상기 제1트렌치와 동일한 깊이의 제2트렌치를 형성하는 단계; 상기 제2트렌치를 포함하는 전체 구조의 상부에 소정 두께의 제2테오스 산화막을 형성하는 단계; 및 상기 제2테오스 산화막과 제1테오스 산화막을 기판과 동일 평면이 되도록 연마하여 BSG막으로 둘러싸인 필드 산화막을 형성하는 단계로 구성한 것이다. 이와 같은 본 발명에 의한 반도체 소자 분리방법은 질화막을 사용하지 않는 트렌치 형태의 필드 산화막을 형성하여 소자를 분리하는 방법으로써, 질화막을 사용하지 않음으로 인한 파티클의 오염을 줄일 수 있고, 또한 활성 영역을 충분히 확보할 수 있으므로 반도체 소자의 집적도 및 전기적 특성을 개선시킬 수 있다.

Description

반도체 소자 분리방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
첨부한 도면의 제1a, b, c, d, e도는 본 발명의 반도체 소자 분리방법에 대한 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 제1트렌치
3 : BSG막 4 : 제1테오스 산화막
5 : 제트렌치 6 : 제2테오스 산화막
7 : 필드 산화막

Claims (4)

  1. 영역 분리가 요구되는 실리콘 기판상의 활성 영역과 필드 영역의 경계 부분에 소정 깊이의 제1트렌치를 형성하는 단계; 상기 제1트렌치의 내부에 BSG막을 매립한 후 이와 같이된 전체 구조의 상부에 소정 두께의 제1테오스 산화막을 형성하는 단계; 상기 제1테오스 산화막을 식각하여 필드 영역이 활성될 실리콘 기판을 노출시키는 단계; 상기 제1테오스 산화막을 식각의 장벽으로 실리콘 기판을 식각하여 상기 제1트렌치와 동일한 깊이의 제2트렌치를 형성하는 단계; 상기 제2트렌치를 포함하는 전체 구조의 상부에 소정 두께의 제2테오스 산화막을 형성하는 단계; 및 상기 제2테오스 산화막과 제1테오스 산화막을 기판과 동일 평면이 되도록 연마하여 BSG막으로 둘러싸인 필드 산화막을 형성하는 단계로 구성함을 특징으로 하는 반도체 소자 분리방법.
  2. 제1항에 있어서, 상기 트렌치의 깊이는 0.5 ~ 1.2 ㎛ 정도인 것을 특징으로 하는 반도체 소자 분리 방법.
  3. 제1항에 있어서, 상기 제1테오스 산화막의 두께는 1000 ~ 2000Å 정도인 것을 특징으로 하는 반도체 소자 분리방법.
  4. 제1항에 있어서, 상기 제2테오스 산화막은 3000 ~ 8000Å 정도의 두께를 갖는 것을 특징으로 하는 반도체 소자 분리방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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KR100675892B1 (ko) 2005-05-06 2007-02-02 주식회사 하이닉스반도체 반도체 장치의 소자분리영역 형성 방법 및 이에 의한반도체 장치

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