KR970052570A - 반도체 장치의 평탄화방법 - Google Patents

Abstract

본 발명은 층간 절연막의 단차 문제를 해결하여 금속 피치를 감소시킬 수 있는 반도체 장치의 층간 절연막의 평탄화방법에 관한 것이다.

본 발명은 반도체 장치의 층간 절연막의 평탄화방법에 있어서, 실리콘 기판상에 다수개의 금속패턴을 형성하는 공정과, 금속 패턴을 포함한 기판상에 하부 절연막을 형성하는 공정과, 하부 절연막상에 SOG막을 코팅하고 에치백하는 공정과, SOG막상에 상부 절연막을 형성하는 공정과, 금속 패턴간의 간격이 넓은 부분의 상부 절연막상에 감광막을 형성하는 공정과, 상부 절연막의 에치백공정을 수행하여 층간 절연막을 평탄화시켜주는 공정을 포함한다.

Description

반도체 장치의 평탄화방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도 (A)-(F)는 본 발명의 제1실시예에 따른 반도체 장치의 층간 절연막의 평탄화공정도.

Claims (7)

1. 반도체 장치의 층간 절연막을 평탄화하는 방법에 있어서, 실리콘 기판(21)상에 다수개의 금속패턴(22)을 형성하는 공정과, 금속 패턴(22)을 포함한 기판상에 하부 절연막(23)을 형성하는 공정과, 하부 절연막(23)상에 SOG막(24)을 코팅하고 에치백하는 공정과, SOG막(24)상에 상부 절연막(25)을 형성하는 공정과, 금속 패턴간의 간격이 넓은 부분의 상부 절연막(25)상에 감광막(26)을 형성하는 공정과, 상부 절연막(25)의 에치백공정을 수행하여 층간 절연막을 평탄화시켜주는 공정을 포함하는 것을 특징으로 하는 반도체장치의 평탄화방법.
2. 제1항에 있어서, 상부 절연막(25)의 에치백 공정시 감광막(26)하부의 금속패턴간의 간격이 넓은 부분의 단차까지 에치백공정을 수행하는 것을 특징으로 하는 반도체장치의 평탄화방법.
3. 제1항에 있어서, 상부 절연막(25)의 두께는 후속의 에치백공정시의 식각두께에 따라 결정되는 것을 특징으로 하는 반도체장치의 평탄화방법.
4. 반도체 장치의 층간 절연막을 평탄화하는 방법에 있어서, 실리콘 기판(21)상에 다수개의 금속패턴(22)을 형성하는 공정과, 금속 패턴(22)을 포함한 기판상에 하부 절연막(23)을 형성하는 공정과, 하부 절연막(23)상에 SOG막(24)을 코팅하고 에치백하는 공정과, SOG막(24)상에 상부 절연막(25)을 형성하는 공정과, 상부 절연막(25)상에 식각 정지층(27)과 산화막(28)을 순차 형성하는 공정과, 금속 패턴간의 간격이 넓은 부분의산화막(28)상에 감광막(26)을 형성하는 공정과, 산화막(28)의 에치백공정을 수행하여 층간 절연막을 평탄화시켜주는 공정을 포함하는 것을 특징으로 하는 반도체장치의 평탄화방법.
5. 제4항에 있어서, 에치백 공정시 식각 정지층(27)이 노출될 때까지 에치백공정을 수행하는 것을 특징으로 하는 반도체장치의 평탄화방법.
6. 제4항에 있어서, 식각 정지층(27)으로서 상부 산화막(25)과의 식각 선택비가 높은 물질을 이용하는 것을 특징으로 하는 반도체장치의 평탄화방법.
7. 제4항에 있어서, 에치백공정후 식각 정지층(27)을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 평탄화방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.