KR970052354A - 반도체 소자의 콘택 홀 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 콘택 홀 형성 방법에 관한 것으로, 특히 건식 식각에 의한 반도체 소자의 콘택홀 형성 방법에 관한 것이다. 이와 같은 본 발명의 콘택 홀 형성 방법은 실리콘 기판상에 실리콘 산화막을 형성하는 단계; 상기 실리콘 산화막 상에 콘택 홀을 형성할 영역에 제1감광막을 도포한 후 노광하는 단계; 제1감광막을 경화시키는 단계; 제1감광막 상에 제2감광막을 도포한 다음 노광하는 단계; 제1감광막과 제2감광막을 현상하여 제1감광막 패턴과 제2감광막 패턴을 형성하는 단계; 이방성 식각을 행하여 콘택 홀을 형성하는 단계를 포함하는 것을 특징으로 한다. 특히, 본 발명은, 2층의 크기가 다른 감광막 패턴을 형성하여 식각하므로써 스텝 커버리지를 향상시키는 깔데기 모양의 콘택 홀을 건식 식각만을 통해 형성할 수 있으므로 공정을 간소화시키는 효과를 제공한다.

Description

반도체 소자의 콘택 홀 형성방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도 (가) 내지 (마)는 본 발명의 일 실시예에 따른 콘택 홀 형성 공정 단계를 설명하기 위한 반도체 소자의 요부 단면도.

Claims (5)

1. 실리콘 기판상에 실리콘 산화막을 형성하는 단계; 상기 실리콘 산화막 상에 콘택 홀을 형성할 영역에 제1감광막을 도포한 후 노광하는 단계; 제1감광막을 경화시키는 단계; 제1감광막 상에 제2감광막을 도포한 다음 노광하는 단계; 제1감광막과 제2감광막을 현상하여 제1감광막 패턴과 제2감광막 패턴을 형성하는 단계; 이방성 식각을 행하여 콘택 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성방법.
2. 제1항에 있어서, 제1차 감광막 패턴의 폭은 형성할 콘택 홀 중 하부에 폭에 해당되고 제2차 감광막 패턴의 폭은 형성할 콘택 홀 중 상부의 폭에 해당되도록 제1차 감광막 패턴보다 넓은 폭으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성방법.
3. 제1항에 있어서, 제1감광막의 두께는 산화막을 식각하여 콘택 홀을 형성할 때 식각되고 그 밑의 산화막까지 어느 정도 식각이 될 수 있도록 산화막과 감광막의 식각 선택비를 고려하여 결정하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성방법.
4. 제1항에 있어서, 제1감광막을 경화시키는 단계는, 150℃ 이상의 온도에서 하드 베이킹을 실시하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성방법.
5. 제1항에 있어서, 이방성 건식 식각하는 단계는, CF₄/CHF₃/Ar의 혼합 가스를 이용하여 식각을 행하고, 통상적으로 산화막과 감광막의 선택비가 5:1 내지 8:1 정도이므로, 산화막과 동시에 제1감광막도 식각이 진행되는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.