KR970024211A - 반도체장치의 캐패시터 제조방법 - Google Patents

반도체장치의 캐패시터 제조방법 Download PDF

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KR970024211A
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semiconductor substrate
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KR1019950036452A
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조학주
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김광호
삼성전자 주식회사
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Abstract

반도체장치의 캐패시터 제조방법이 개시되어 있다. 본 발명은 반도체기판의 전면에 절연층을 형성하는 단계; 상기 절연층을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 형성시킴과 동시에 절연층 패턴을 형성하는 단계; 상기 콘택홀을 채우는 매립층을 형성하는 단계; 상기 매립층이 형성된 반도체기판 전면에 제1 금속층, 제2 금속층, 및 제3 금속층을 차례로 형성하는 단계; 상기 결과물을 고온에서 산화시키어 제2 금속층을 산화시키는 단계; 및 상기 제3 금속층, 상기 산화된 제2 금속층, 및 상기 제1 금속층을 연속적으로 패터닝하여 상기 콘택홀을 덮는 제1 금속층 패턴, 산화된 제2 금속층 패턴, 및 제3 금속층 패턴으로 구성되는 스토리지 노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 캐패시터 제조방법을 제공한다.

Description

반도체장치의 캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제3도는 본 발명에 의한 반도체장치의 캐패시터 제조방법을 설명하기 위한 단면도들이다.

Claims (5)

  1. 반도체기판의 전면에 절연층을 형성하는 단계; 상기 절연층을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 형성시킴과 동시에 절연층 패턴을 형성하는 단계; 상기 콘택 홀을 채우는 매립층을 형성하는 단계; 상기 매립층이 형성된 반도체기판 전면에 제1 금속층, 제2 금속층, 및 제3 금속층을 차례로 형성하는 단계; 상기 결과물을 고온에서 산화시키어 제2 금속층을 산화시키는 단계; 및 상기 제3 금속층, 상기 산화된 제2 금속층, 및 상기 제1 금속층을 연속적으로 패터닝하여 상기 콘택홀을 덮는 제1 금속층 패턴, 산화된 제2 금속층 패턴, 및 제3 금속층 패턴으로 구성되는 스토리지 노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 제1 금속층은 타이타늄 질화층인 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 제2 금속층은 이리디움, 루씨니움, 몰리브덴, 및 루테니움으로 이루어진 일 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
  4. 제1항에 있어서, 상기 제3 금속층은 백금을 증착하여 형성하는 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
  5. 제1항에 있어서, 상기 매립층은 도전물질로 형성하는 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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