KR970024013A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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KR970024013A
KR970024013A KR1019950038989A KR19950038989A KR970024013A KR 970024013 A KR970024013 A KR 970024013A KR 1019950038989 A KR1019950038989 A KR 1019950038989A KR 19950038989 A KR19950038989 A KR 19950038989A KR 970024013 A KR970024013 A KR 970024013A
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tungsten nitride
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KR1019950038989A
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배대록
박병률
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김광호
삼성전자 주식회사
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Abstract

반도체 소자의 금속배선 형성방법에 관하여 기재하고 있다. 콘택홀이 형성된 절연층을 구비하는 반도체 기판 상에 텅스텐질화물을 이용하여 베리어층을 형성하고, 상기 베리어층 상에 구리를 증착한 다음 패터닝하여 금속배선층을 형성한 다음, 금속배선층이 형성된 상기 결과물상에 텅스텐질화물을 이용하여 상기 금속배선층을 둘러싸는 캐핑층을 형성한다. 본 발명에 따르면, 구리를 이용하여 금속배선을 형성함에 있어서, 금속배선의 산화 및 절연막으로의 구리 확산을 방지할 수 있다.

Description

반도체 소자의 금속배선 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제4도는 본 발명의 일 실시예에 따른 금속배선 형성방법을 설명하기 위해 도시한 단면도들.
제5도 및 제6도는 본 발명의 텅스텐 질화물 증착에 있어 열-CVD 방법에 의해 텅스텐 질화물을 증착 했을 때, 선택적 증착 특성을 보여주는 SEM 사진이다.

Claims (6)

  1. 구리를 이용한 금속배선 형성방법에 있어서, 베리어층 및 캐핑층으로 텅스텐 질화물을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 콘택홀이 형성된 절연층을 구비하는 반도체 기판 상에 텅스텐질화물을 이용하여 베리어층을 형성하는 단계; 상기 베리어층 상에 구리를 증착한 다음 패터닝하여 금속배선층을 형성하는 단계; 및 금속배선층이 형성된 상기 결과물 상에 텅스텐질화물을 이용하여 상기 금속배선층을 둘러싸는 캐핑층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제2항에 있어서, 상기 베리어층은 PE-CVD 및 열-CVD 방법으로 증착된 블랭킷 텅스텐 질화막을 사용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제2항에 있어서, 상기 캐핑층은 상기 금속배선 형성 후 선택적 열-CVD 방법을 이용하여 금속배선에만 선택적으로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제2항에 있어서, 상기 베리어층은 30Å∼500Å의 두께를 갖도록 형성하는 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제3항에 있어서, 상기 캐핑층은 30Å~500Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950038989A 1995-10-31 1995-10-31 반도체 소자의 금속배선 형성방법 KR970024013A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980060532A (ko) * 1996-12-31 1998-10-07 김영환 반도체 소자의 금속 배선 형성 방법

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