KR970013295A - 커패시터 제조방법 - Google Patents

커패시터 제조방법 Download PDF

Info

Publication number
KR970013295A
KR970013295A KR1019950025733A KR19950025733A KR970013295A KR 970013295 A KR970013295 A KR 970013295A KR 1019950025733 A KR1019950025733 A KR 1019950025733A KR 19950025733 A KR19950025733 A KR 19950025733A KR 970013295 A KR970013295 A KR 970013295A
Authority
KR
South Korea
Prior art keywords
forming
insulating
insulating film
conductive layer
contact hole
Prior art date
Application number
KR1019950025733A
Other languages
English (en)
Inventor
구본재
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950025733A priority Critical patent/KR970013295A/ko
Publication of KR970013295A publication Critical patent/KR970013295A/ko

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/033Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 커패시터 제조방법에 관한 것으로서, 계단형 스토리지 노드를 갖는 커패시터 제조방법에 관한 것이다. 본 발명의 커패시터 제조방법은 반도체기판에 트랜지스터를 형성하는 단계, 상기 트랜지스터의 소오스 또는 드레인 영역에 콘택홀을 갖는 제1 절연막을 형성하는 단계, 상기 콘택홀을 매립하면서 상기 제1 절연막 전면에 제1 도전층을 형성하는 단계, 상기 제1 도전층을 상기 콘택홀에 있는 부분만 남기고 제2절연막화 하는 단계, 상기 제2 절연막 전면에 제3 절연막을 형성하는 단계, 상기 콘택홀을 포함하는 홀을 갖는 제2 및 제3 절연막 패턴을 형성하는 단계, 상기 제3 절연막 패턴을 식각하여 상기 홀을 올라가는 계단형 홀로 변형하는 단계, 상기 계단형 홀을 갖는 상기 제2 및 제3 절연막 패턴 전면에 제2 도전층을 형성하여 그 전면을 폴리싱하는 단계 및 상기 제2 및 제3 절연막 패턴을 식각하는 단계를 포함한다. 본 발명에 의하면, 식각율이 서로 다른 산화막을 사용하여 오르는 계단형 스토리지 노드를 형성하고 따라서 그 만큼 커패시터의 용량을 증가시킨다. 또한 종래의 이중 실린더형 스토리지 노드와 용량면에서는 큰 차이를 갖지 않으며, 그 공정이 단순한 잇점이 있다.

Description

커패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 내지 제12도는 본 발명에 의한 커패시터 제조방법을 단계별로 나타낸 도면들이다.

Claims (4)

  1. 반도체기판 상에 트랜지스터를 형성하는 단계 : 상기 트랜지스터의 소오스 또는 드레인 영역에 콘택홀을 갖는 제1 절연막을 형성하는 단계 ; 상기 콘택홀을 매립하면서 상기 제1 절연막 전면에 제1 도전층을 형성하는 단계 ; 상기 제1 도전층을 상기 콘택홀에 있는 부분만 남기고 제2 절연막화 하는 단계 ; 상기 제2 절연막 전면에 제3 절연막을 형성하는 단계 ; 상기 제2 및 제3 절연막을 패터닝하여 상기 콘택홀을 포함하는 홀을 갖는 제2 및 제3 절연막을 형성하는 단계 ; 상기 제3 절연막 패턴을 식각하여 상기 홀을 올라가는 계단형 홀로 변형하는 단계 ; 상기 계단형 홀을 갖는 상기 제2 및 제3 절연막 패턴 전면에 제2 도전층을 형성하여 그 전면을 폴리싱하는 단계 ; 및 상기 제2 및 제3 절연막 패턴을 식각하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 제2 및 제3 절연막은 서로 다른 식각율을 갖는 산화막을 사용하여 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  3. 제1항에 있어서, 상기 제2 및 제3 절연막은 각각 열산화막 및 화학기상증착 산화막을 사용하여 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  4. 제1항에 있어서, 상기 제3 절연막 패턴의 식각은 습식식각으로 실시하는 것을 특징으로 하는 커패시터 제조 방법.
KR1019950025733A 1995-08-21 1995-08-21 커패시터 제조방법 KR970013295A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950025733A KR970013295A (ko) 1995-08-21 1995-08-21 커패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950025733A KR970013295A (ko) 1995-08-21 1995-08-21 커패시터 제조방법

Publications (1)

Publication Number Publication Date
KR970013295A true KR970013295A (ko) 1997-03-29

Family

ID=66595891

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950025733A KR970013295A (ko) 1995-08-21 1995-08-21 커패시터 제조방법

Country Status (1)

Country Link
KR (1) KR970013295A (ko)

Similar Documents

Publication Publication Date Title
KR960002851A (ko) 반도체소자의 캐패시터 제조방법
KR970013295A (ko) 커패시터 제조방법
KR970054033A (ko) 반도체 소자의 캐패시터 제조방법
KR960005846A (ko) 반도체장치의 제조방법
KR940016828A (ko) 반도체 소자의 캐패시터 제조방법
KR970052917A (ko) 반도체소자의 커패시터 제조방법
KR930022554A (ko) 메모리 커패시터의 구조 및 제조방법
KR980006351A (ko) 반도체소자의 캐패시터 제조방법
KR930015006A (ko) 디램의 커패시터 제조방법
KR930015008A (ko) 디램셀 제조방법
KR950030355A (ko) 반도체 메모리장치 제조방법
KR970052391A (ko) 반도체 장치의 콘택홀 형성 방법
KR950024346A (ko) 반도체 메모리장치 제조방법
KR930020580A (ko) 반도체 소자의 콘택제조방법
KR960009152A (ko) 반도체기억장치 제조방법
KR970013361A (ko) 반도체 장치의 캐피시터 제조 방법
KR950024345A (ko) 반도체 메모리장치 제조방법
KR930011277A (ko) 평탄화된 구조에서의 자기정렬콘택 제조방법
KR970054002A (ko) 반도체 메모리장치의 제조방법
KR950021633A (ko) 반도체 소자의 적층 캐패시터 형성방법
KR970018502A (ko) 이중실린더형 캐패시터의 축적전극 제조방법
KR970013357A (ko) 커패시터 및 그 제조 방법
KR960006001A (ko) 반도체소자의 캐패시터 제조방법
KR980006350A (ko) 반도체소자의 캐패시터 제조방법
KR950034521A (ko) 반도체소자의 저장전극 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid