KR970013295A - 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 커패시터 제조방법에 관한 것으로서, 계단형 스토리지 노드를 갖는 커패시터 제조방법에 관한 것이다. 본 발명의 커패시터 제조방법은 반도체기판에 트랜지스터를 형성하는 단계, 상기 트랜지스터의 소오스 또는 드레인 영역에 콘택홀을 갖는 제1 절연막을 형성하는 단계, 상기 콘택홀을 매립하면서 상기 제1 절연막 전면에 제1 도전층을 형성하는 단계, 상기 제1 도전층을 상기 콘택홀에 있는 부분만 남기고 제2절연막화 하는 단계, 상기 제2 절연막 전면에 제3 절연막을 형성하는 단계, 상기 콘택홀을 포함하는 홀을 갖는 제2 및 제3 절연막 패턴을 형성하는 단계, 상기 제3 절연막 패턴을 식각하여 상기 홀을 올라가는 계단형 홀로 변형하는 단계, 상기 계단형 홀을 갖는 상기 제2 및 제3 절연막 패턴 전면에 제2 도전층을 형성하여 그 전면을 폴리싱하는 단계 및 상기 제2 및 제3 절연막 패턴을 식각하는 단계를 포함한다. 본 발명에 의하면, 식각율이 서로 다른 산화막을 사용하여 오르는 계단형 스토리지 노드를 형성하고 따라서 그 만큼 커패시터의 용량을 증가시킨다. 또한 종래의 이중 실린더형 스토리지 노드와 용량면에서는 큰 차이를 갖지 않으며, 그 공정이 단순한 잇점이 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 내지 제12도는 본 발명에 의한 커패시터 제조방법을 단계별로 나타낸 도면들이다.
Claims (4)
- 반도체기판 상에 트랜지스터를 형성하는 단계 : 상기 트랜지스터의 소오스 또는 드레인 영역에 콘택홀을 갖는 제1 절연막을 형성하는 단계 ; 상기 콘택홀을 매립하면서 상기 제1 절연막 전면에 제1 도전층을 형성하는 단계 ; 상기 제1 도전층을 상기 콘택홀에 있는 부분만 남기고 제2 절연막화 하는 단계 ; 상기 제2 절연막 전면에 제3 절연막을 형성하는 단계 ; 상기 제2 및 제3 절연막을 패터닝하여 상기 콘택홀을 포함하는 홀을 갖는 제2 및 제3 절연막을 형성하는 단계 ; 상기 제3 절연막 패턴을 식각하여 상기 홀을 올라가는 계단형 홀로 변형하는 단계 ; 상기 계단형 홀을 갖는 상기 제2 및 제3 절연막 패턴 전면에 제2 도전층을 형성하여 그 전면을 폴리싱하는 단계 ; 및 상기 제2 및 제3 절연막 패턴을 식각하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
- 제1항에 있어서, 상기 제2 및 제3 절연막은 서로 다른 식각율을 갖는 산화막을 사용하여 형성하는 것을 특징으로 하는 커패시터 제조 방법.
- 제1항에 있어서, 상기 제2 및 제3 절연막은 각각 열산화막 및 화학기상증착 산화막을 사용하여 형성하는 것을 특징으로 하는 커패시터 제조 방법.
- 제1항에 있어서, 상기 제3 절연막 패턴의 식각은 습식식각으로 실시하는 것을 특징으로 하는 커패시터 제조 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
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Family
ID=66595891
Family Applications (1)
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KR1019950025733A KR970013295A (ko) | 1995-08-21 | 1995-08-21 | 커패시터 제조방법 |
Country Status (1)
Country | Link |
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KR (1) | KR970013295A (ko) |
-
1995
- 1995-08-21 KR KR1019950025733A patent/KR970013295A/ko not_active Application Discontinuation
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