KR970003992A - 반도체소자 - Google Patents

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Abstract

본 발명은 로우 디코드 프리차지 회로를 반도체 소자에 있어서, 셀 지역의 워드라인 16개를 하나의 단위 피치로 이용하고, 상기의 하나의 단위 피치에는 워드라인 4개를 하나의 작은 단위로 하는 첫번째, 두번째, 세번째, 네번째의 피치로 구분하고,상기 첫번째와 네번째의 피치에 각각 4개의 Tr을 배치하고, 두번째와 세번째의 단위 피치에 상기 Tr에서 인출되는 연결선 in1, out1, out2, in2, in3, out3, out4, in4를 메탈로 순차적으로 배치하는 것이다.

Description

반도체소자
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명에 의해 로우 디코드의 프리 차지 회로를 구성하기 위하여 Tr을 배치한 것과 연결 배선을 배치한 것을 도시한 레이 아웃도.

Claims (3)

  1. 로우 디코드 프리차지 회로를 갖는 반도체소자에 있어서, 셀 지역의 워드라인 16개를 하나의 단위 피치로 이용하고, 상기의 하나의 단위 피치에는 워드라인 4개를 하나의 작은 단위로 하는 첫번째, 두번째, 세번째, 네번째의 피치로 구분하고, 상기 첫번째와 네번째의 피치에 각각 4개의 Tr을 배치하고, 두번째와 세번째의 단위 피치에 상기 Tr에서 인출되는 연결선 in1, out1, out2, in2, in3, out3, out4, in4를 메탈로 순차적으로 배치하는 것을 특징으로 하는 반도체소자.
  2. 제1항에 있어서, 상기 첫번째와 네번째 피치에 형성되는 Tr1~Tr4는 하나의 액티브 영역에 구비되고, Tr1, Tr2는 각각의 게이트전극으로 구비되는 폴리1이 구비되고, Tr3와 Tr4는 게이트전극으로 폴리가 상호 연결되어 구비되는 것을 특징으로 하는 반도체소자.
  3. 제1항에 있어서, 상기 첫번째와 네번째의 피치에 각각 4개의 Tr은 두번째와 세번째 피치의 경계면을 중심으로 대칭 구조 형성되는 것을 특징으로 하는 반도체소자.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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