KR960015276A - 데이타 프로세싱 시스템 및 입/출력 동작 성능 개선 방법 - Google Patents
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Abstract
본 발명은, 각각의 입/출력 채널 제어기가 스페큘레이티브 입/출력 실행 기능을 포함하는, 하나 이상의 프로세싱 장치, 메모리 서브시스템 및 하나 이상의 입/출력 채널 제어기(IOCC)를 구비한 데이타 프로세싱 시스템에 관한 것이다. 본 발명에 따르는 스페큘레이티브 입/출력 실행 기법은 다양한 옵션을 포함할 수 있다. IOCC에서의 스페큘레이티브 실행은, 심지어 이 동작이 여전히 원격적으로 재시도되더라도, 원 어드레스를 수신한 이후에 시작한다. 프로그램된 입/출력 지연은 IOCC 동작의 초기 스페큘레이티브 개시에 기인하여 상당히 감소된다. 원격 흐름 제어 재시도가 수신된다면 IOCC가 중지될 수도 있다. 그러나, 어떠한 재시도도 수신되지 않는다면, 스페큘레이티브 동작 진행에 기인하여 상당한 시간이 절약된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 구현하는 데이타 프로세싱 시스템의 시스템 블럭도.
Claims (7)
- 데이타 프로세싱 시스템에 있어서, 하나 이상의 프로세싱 장치(one or more processing units)와; 하나 이상의 입/출력 제어기(one or more I/O controllers)와; 시스템 메모리(a system memory)와; 상기 프로세싱장치, 상기 입/출력 제어기 및 상기 시스템 메모리를 접속하는 시스템 버스(a system bus)와; 상기 시스템 버스에 접속된 각 장치에 접속되어 상기 데이타 프로세싱 시스템의 동작을 제어하는 시스템 제어 장치(a system control unit)를 포함하되; 상기 입/출력 제어기는, 입/출력 동작의 시작(a start of an I/O operation)을 나타내는 하나 이상의 신호를 판독하는 수단과; 상기 시작을 나타내는 신호가 유효한 것을 나타내는 수단과; 원격 재시도 동작(a remote retry operation)을 감지하는 수단과; 수신된 시스템 데이타의 유효한지의 여부를 판정하는 수단과; 상기 수신된 시스템 데이타가 유효하다고 판정될 때까지 상기 입/출력 동작을 보류하는 수단과; 원격 재시도가 감지되면, 상기 입/출력 동작을 중지(abort)하는 수단을 구비하는 데이타 프로세싱 시스템.
- 제1항에 있어서, 상기 시작을 나타내는 신호는 시스템 어드레스 신호(system address signals)를 갖는 데이타 프로세싱 시스템.
- 제1항에 있어서, 상기 입/출력 제어기는 상기 입/출력 동작에 따라 데이타를 전송하는 수단을 더 구비하는 데이타 프로세싱 시스템.
- 제3항에 있어서, 상기 데이타 전송이 완료되었는지를 판정하는 수단을 더 포함하는 데이타 프로세싱 시스템.
- 데이타 프로세싱 시스템의 입/출력 동작의 성능 개선 방법에 있어서, 입/출력 동작의 시작을 나타내는 하나 이상의 신호를 판독하는 단계와; 상기 시작을 나타내는 신호가 유효함을 나타내는 단계와; 원격 재시도 동작을 검출하는 단계와; 수신된 시스템 데이타가 유효한지를 판정하는 단계와; 상기 수신된 시스템 데이타가 유효한지를 판정하기 전까지는 상기 입/출력 동작을 보류하는 단계와; 원격 재시도가 검출되면 상기 입/출력 동작을 중지하는 단계를 포함하는 입/출력 동작 성능 개선 방법.
- 제5항에 있어서, 상기 입/출력 동작에 따라 데이타를 전송하는 단계를 더 포함하는 입/출력 동작 성능 개선 방법.
- 제5항에 있어서, 상기 데이타 전송이 완료되었는지를 판정하는 단계를 더 포함하는 입/출력 동작 성능 개선 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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US4641305A (en) * | 1984-10-19 | 1987-02-03 | Honeywell Information Systems Inc. | Control store memory read error resiliency method and apparatus |
DE3583283D1 (de) * | 1984-11-02 | 1991-07-25 | Measurex Corp | Speicherbusarchitektur. |
US5150467A (en) * | 1987-09-04 | 1992-09-22 | Digital Equipment Corporation | Method and apparatus for suspending and restarting a bus cycle |
US5007051A (en) * | 1987-09-30 | 1991-04-09 | Hewlett-Packard Company | Link layer protocol and apparatus for data communication |
US4947366A (en) * | 1987-10-02 | 1990-08-07 | Advanced Micro Devices, Inc. | Input/output controller incorporating address mapped input/output windows and read ahead/write behind capabilities |
US4878166A (en) * | 1987-12-15 | 1989-10-31 | Advanced Micro Devices, Inc. | Direct memory access apparatus and methods for transferring data between buses having different performance characteristics |
US5142672A (en) * | 1987-12-15 | 1992-08-25 | Advanced Micro Devices, Inc. | Data transfer controller incorporating direct memory access channels and address mapped input/output windows |
US4908823A (en) * | 1988-01-29 | 1990-03-13 | Hewlett-Packard Company | Hybrid communications link adapter incorporating input/output and data communications technology |
US5072364A (en) * | 1989-05-24 | 1991-12-10 | Tandem Computers Incorporated | Method and apparatus for recovering from an incorrect branch prediction in a processor that executes a family of instructions in parallel |
US5454117A (en) * | 1993-08-25 | 1995-09-26 | Nexgen, Inc. | Configurable branch prediction for a processor performing speculative execution |
IE940855A1 (en) * | 1993-12-20 | 1995-06-28 | Motorola Inc | Data processor with speculative instruction fetching and¹method of operation |
US5420991A (en) * | 1994-01-04 | 1995-05-30 | Intel Corporation | Apparatus and method for maintaining processing consistency in a computer system having multiple processors |
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