KR960013511B1 - 디램셀의 저장전극 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도 내지 제5도는 본 발명의 실시예에 의해 원통형 저장전극을 갖는 (DRAM)셀을 형성하는 단계를 도시한 단면도.
제1도는 반도체기판에 MOS 트랜지스터를 형성하고 그 상부에 다결정실리콘층과 저장전극용 마스크를 형성한 것을 도시한 단면도.
제2도는 마스크용 감광막패턴에 실리콘을 일정깊이 주입한 것을 도시한 단면도.
제3도는 노출된 다결정실리콘층을 식각한 것을 도시한 단면도.
제4도는 실리콘이 주입안된 부분의 감광막패턴을 식각한 것을 도시한 단면도.
제5도는 노출된 다결정실리콘층을 식각하여 원통형 저장전극을 형성한 것을 도시한 단면도.
제6도는 본 발명에 의해 제조된 원통형 저장전극을 도시한 사시도.
제7도는 내지 제10도는 본 발명에 해당하는 종래예를 실시한 것을 도시한 단면도.
제7도는 종래의 기술을 도시한 것으로서 MOS 트랜지스터를 형성하고 그 상부에 다결정실리콘, 산화물 그리고 저장전극용 마스크를 형성한 것을 도시한 단면도이다.
제8도는 감광막을 이용하여 산화막과 다결정실리콘을 식각한 것을 도시한 단면도.
제9도는 감광막을 제거하고 다결정실리콘을 전면에 도포한 것을 도시한 단면도.
제10도는 이방성식각을 한 후에 산화막층을 습식식각하여 원통형 캐패시터를 완성한 것을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 게이트 폴리 2 : 스페이서 산화물
3 : 유전체 산화물 4 : 다결정실리콘
4a : 제2다결정실리콘 5 : 감광막
6 : 실리콘화한 감광막 7 : SiO2층
8 : 산화막 9 : 필드산화막
10 : 실리콘 기판
본 발명은 반도체소자의 디램셀의 저장전극 제조방법에 관한 것으로, 특히 원통형 저장전극 제조시 산화막적층과 습식식각공정을 생략하여 공정스텝수를 감소시키고 웨이퍼의 오염방지 및 미세선폭 가공기술에 의해 흔히 발생하는 정렬의 문제를 해결하며, 실리레이션공정을 이용하는 반도체 제조방법에 관한 것이다.
고집적도와 정확도를 요하는 반도체소자의 제조공정중 캐패시터 제조공정은 특히 식각 등의 작업을 하기 때문에 진행중에 많은 변수가 작용한다.
정확도를 요하는 만큼 많은 공정스텝은 신뢰도를 상실한다.
캐패시터는 그 형태에 따라 많은 종류가 있는데 본 발명은 원통형 캐패시터를 개량발명한 것에 관한 기술이다.
종래 기술에 의해 원통형 캐패시터를 제조하는 공정은 제7도 내지 제10도를 참조하여 설명하기로 한다.
제7도는 MOS 트랜지스터를 형성하고 그 상부에 다결정실리콘(4), 산화물(8) 그리고 저장전극용 마스크(5)을 형성한 단면도이다.
제8도는 상기 감광막패턴(5)을 마스크로 이용하여 노출된 지역의 산화막(8)과 다결정실리콘층(4)을 식각한 단면도이다.
제9도는 감광막패턴(5)을 제거하고 실리콘(4a)을 도포한 단면도이다.
제10도는 제9도에서 다결정실리콘(4a)을 이방성식각으로 식각하고 산화막(8)을 습식식각으로 제거한 단면도이다.
상기 제7도 및 제10도에서 산화막층(8)의 증착과 습식식각을 함으로써 공정절차가 많아지고 산화막을 습식식각할 경우에 다결정실리콘의 습식식각과 같이 다음과 같은 여러가지 문제점이 발생한다.
일반적으로 습식식각이란 것이 식각하고자 하는 박막과 화학적으로 반응하여 용해시킬 수 있는 화학용액을 사용하여 식각하는 방법을 말하는데 화학반응이 수직방향과 수평방향으로 동시에 일어나기 때문에 등방성식각이 이루어지며 이로인하여 언더컬(UNDER-CUT) 현상이 일어나고, 습식식각 속도는 식각의 온도 그리고 습식식각 공정중에 사용되는 화학용액과 산화막을 기계적으로 균일하게 되도록 하는 애지테이션(AGITATION)의 정도에 따라 많은 차이가 난다.
그래서 회로의 선폭이 좁은 반도체소자의 집적회로 제조공정에 이용하기 어렵다.
그 외에도 습식식각시 식각구성비, 결정방향, 도핑을 위해 반도체에 첨가하는 불순물형태와 애지테이션(AGITATION), 그리고 첨가물 등에의 하여 많은 차이가 날 수 있어 조절이 힘들다. 그러나, 그중에서 가장 큰 단점은 습식식각시의 잔여물 처리이다.
따라서, 본 발명에서는 종래의 습식식각 공정에 의해 발생하는 여러가지의 문제점을 해결하기 위하여 습식식각 공정을 제거함으로써 습식식각에 의한 오염방지와 필요없는 공정의 삭제등을 통해 공정의 조정이 쉬워지고, 또한 패턴을 형성한 감광막을 전면노광하거나 노광공정을 생략해도 실리레이션의 온도나 압력조절에 의하여 감광막의 외벽 실리레이션이 조정 가능한 점을 이용하여 원통형 감광막을 바로 형성하여 습식식각, 산화막적층등의 공정없이 반도체소자의 제조공정중에서 캐패시터를 형성하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명에 의하여, 다결정실리콘(4)을 원하는 원통의 높이 만큼 증착하고, 감광막(5)을 증착하여 섬형태의 저장전극을 형성하여, 120℃ 이상의 열공정을 거치지 않고 실리레이션을 하여 측벽에 실리콘을 확산시킨 다음, 실리레이션한 것(6)을 마스크로 염소 플라즈마를 이용하여 원통 형태 외부의 다결정실리콘(4)을 식각한다.
그리고, 산소 베이스 플라즈마를 전면 이방성식각을 이용해 상층의 실리레이션층(6)을 제거하고, 원통 내부의 감광막(5)은 산소 플라즈마에 의해 완전히 식각되며 남아있는 측벽의 기둥모양의 실리레이션(6)은 SiO2가 형성되어 식각되지 않으며, 원통 내부의 다결정실리콘(4)을 염소 베이스 플라즈마를 사용하여 일정 두께만을 남기고 식각하는 공정을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체소자의 제조방법을 상세히 설명하기로 한다.
제1도는 콘택홀을 형성한 후에 원하는 두께의 다결정실리콘층(4)을 증착하고 저장전극용 마스크(5)을 형성한 단면도이다.
제2도는 TMDS, HMDS 등의 실리레이션 에이젼트(SILYSATION AGENT)를 이용하여 감광막(5)의 상단과 측벽에 실리콘이 확산된 것(6)을 나타낸 단면도이다.
제3도는 염소 베이스 플라즈마로 다결정실리콘(4)을 식각하여 원통 외벽의 형태를 형성한 단면도이다.
제4도는 산소 베이스 플라즈마를 이용하여 감광막(5)을 식각하고 감광막 중앙은 상부 실리레이션층(6)의 식각이 끝난 후에 산소 플라즈마에 의해 완전히 식각된 모습의 단면도이다.
제5도는 측벽에 남은 실리레이션층을 마스크로 하여 원통 내부의 다결정실리콘(4)을 원하는 두께 만큼 남기고 부분식각을 한 단면도이다.
제6도는 제5도에 의하여 형성된 캐패시터를 입체형으로 그린 단면도이다.
상기 제1도에서 120℃ 이상의 열공정을 거치지 않아 감광막(5)의 크로스-링킹(CROSS-LINKING) 현상이 일어나지 않는다.
상기 제2도에서 노광을 하지 않아도 감광막(5)의 전표면에 실리레이션이 가능하나 전면노광을 하면 실리레이션이 촉진된다.
상기 제4도에서 측벽(6)은 이방성식각을 함으로써 식각특성에 의하여 유지된다.
이상, 제1도 및 제6도에서 설명한 본 발명의 반도체소자의 제조방법을 이용하면 산화막층(8)이 불필요하고, 습식식각 공정을 하지 않으므로 웨이퍼의 오염이 방지되고 공정시간이 단축되면 원통 내부의 다결정 실리콘(4)의 두께 조절이 용이하다.
또한, 필요없는 공정을 배제하면 공정의 조정이 쉬워지며 더불어 원가절감까지 가능하다.
Claims (3)
- 본 발명은 반도체소자의 제조방법으로서, 다결정실리콘을 원하는 원통의 높이만큼 증착하고 감광막을 증착하여 섬형태의 저장전극을 형성하는 공정과, 120℃ 이상의 열공정을 거치지 않고 실리레이션을 하여 측벽에 실리콘을 확산시키는 공정과, 실리레이션한 층을 마스크로 하여 염소 플라즈마를 이용함으로써 원통형태 외부의 다결정실리콘을 시각하는 공정과, 산소 베이스 플라즈마를 이용해 전면 이방성식각으로 상층의 실리레이션된 층을 제거하고 원통 내부의 감광막은 산소 플라즈마에 의해 완전히 식각되며 남아있는 측벽의 기둥모양의 실리레이션된 감광막은 SiO2가 형성되어 식각되지 않는 공정과, 원통 내부의 다결정실리콘을 염소 베이스 플라즈마를 사용하여 일정두께만을 남기고 식각하는 공정으로 이루어진 반도체소자의 제조방법.
- 제1항에 있어서, 실리레이션 공정전에 전면노광하여 실리레이션을 촉진시키는 반도체소자의 제조방법.
- 제1항에 잇어서, 실리레이션 공정조건중에서 실리레이션쳄버의 온도와 압력을 정상보다 높게 하여 측벽의 실리레이션을 촉진시키는 반도체소자의 제조방법.
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