KR960005360B1 - 샘플된 아날로그 전기 신호를 처리하기 위한 회로 장치 - Google Patents

샘플된 아날로그 전기 신호를 처리하기 위한 회로 장치 Download PDF

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엔. 브이. 필립스 글로아이람펜파브리켄
이반 밀러 레르너
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Abstract

내용 없음.

Description

샘플된 아날로그 전기 신호를 처리하기 위한 회로 장치
제1도는 본 발명에 따른 회로 장치에성 사용하기 위한 전류 미러 회로도.
제2도는 고정 바이어스 전위로 캐스코드된 전류 미러 회로를 사용하는 전류 스케일링 회로도.
제3도는 캐스코드된 전류 미러 회로 장치를 사용하는 전류 스케일링 회로도.
제4도는 캐스코드된 전류 미러 회로 장치를 사용하는 본 발명에 따른 전류 메모리 회로도.
제5도는 제4도에 나타낸 전류 메모리 회로에서 사용되는 클럭 신호도.
* 도면의 주요부분에 대한 부호의 설명
1 : 입력 2 : 출력
3 : 네가티브 공급 레일 4 : 포지티브 공급 레일
100 : 출력단자 101 : 전류 소오스
본 발명은 샘플된 아날로그 전자 신호를 처리하기 위한 회로 장치에 관한 것이다. 공동 계류중인 유럽 특허출원 제 88201934.2(PHB33385) 및 88201933.4(PHB33386)호는 조절된 전기량이 전류인 샘플된 아날로그 전기 신호 처리 방법을 설명하고 있는데, 그 내용이 본 명세서에서 참고로 기술된다. 이 방법은 이하 스위치된 전류 신호 처리라하고, 이 방법을 사용하는 회로 장치는 스위치된 전류 회로라한다. 스위치된 커패시터 회로에 있어서, 샘플된 아날로그 전기 신호의 신호 처리를 수행하도록 전하를 조절하는 것이 공지돼 있다. 그러나, 전하들을 조절하기 위해 전하 고품질 선형 커패시터가 요구되고, MOS 직접 회로에 있이서 이 커래시터들은 공통으로 2개의 폴리시리콘층을 사용하여 제조된다. 상기 2개의 폴리실리콘층 설비는 LSI 및 VLSI 디지탈 회로용으로 사용되는 CMOS 처리의 표준 부분이 아니여서 단일 집적 회로상의 아날로그 및 디지탈 신호 처리를 결합하는 회로 설비를 더욱 어렵게 만든다. 더우기 상기 스위치되느 커패시터 회로에 있어서 신호 처리용으로 요구되는 커패시터는 큰 영역을 차지하여 전체 칩 영역의 절반 또는 그 이상이 된다. 스위치된 전류 회로를 사용함으로 상기 처리 및 칩 영역 문제는 경감된다. 스위치된 전류 회로의 실현에 있어서 전류 미러 회로를 사용하는 것이 편리하다.
전류 미러 회로는 종래 기술에 공지돼 있으며, 여러 응용분야에 사용할 수 있다. 일반적으로 전류 미러 회로는 입력 준 전류원이 하나의 트랜지스터를 동하도로 접속되는 트랜지스터의 쌍을 구비한다. 상기 트랜지스터의 쌍은 실제로 기준 전류가 상기 제2 트랜지스터의 출력에서 재생되거나 반사되는 방법으로 서로 접속된다. 대부분의 경우에서 전류 미러 회로를 설계하는데 있어서 결정적인 요소는 상기 기존 전류와 출력 전류 사이의 최적 매칭을 제공하는 것이다. 1981년 10월27일 로카시오 등에 의해 발표된 미국 특허 제 4297646호는 분할 콜렉터 수평 쌍극성 트랜지스터를 사용하므로써 제공되는 개선된 전류 매칭을 가진 쌍극성 트랜지스터를 비한 전류 미러 회로에 관한 것이다.
전류 미러는 또한 MOS 장치를 사용함으로 형성될 수 있다. 상기와 같은 한 장치는 1982년 4월 27일에 H. 스즈키 등에 의해 발표된 미국 특허 제 4327321호에서 설명되었다. 상기 스즈키 등에 의한 전원 전압내의 변화에 따라 상기 출력 전류를 최소화 하도록 상기 P-채널 MOSFET 및 n-채널 MOSFET 사이의 입력 레일(input rail)에 레지스터를 포함하고 있다. MOS 기술에서 짧은 채널 길이 장치의 요구가 증가되고 있다. 전류 미러 회로와 관련하여 채널 길이가 감소되면 상기 전류 미러의 출력 임피던스가 증가된다. 따라서 캐스코딩 기술이 상기 출력 임피던스를 증가시키는데 필요하다.
안정 전류 미러 회로를 형성하는 캐스코딩 트랜지스터의 장점은 1983년 10월 25일 K. 나가노에 의해 발표된 미국 특허 제4412186호에서 더욱 상세히 예시된다. 로카스코 장치와 유사하게, 나가노 장치는 전류 미러 회로가 쌍극성 트랜지스터를 구비하는 것을 설명한다. 그러나 상기 나가노 장치에 있어서, 상기 회로는 하나의 전도 형태의 3개의 트랜지스터 및 반대 전도 형태의 4개의 트랜지스터를 각각 가지는 2개의 단을 포함한다. 상기 4개의 트랜지스터가 매치되는 곳에서, 상기 제3 및 제4 트랜지스터의 에미터 전압(VCE) 대 콜렉터 전압은 그들의 베이스 에미터 전압(VDE)과 등가이다.
캐스코딩을 이용하는 MOS 회로 장치의 일예가 1981년 1월 27일 R.A. 힐보우른에 의해 발표된 미국 특허 제4247824호에 개시되어 있다. 이 회로 장치는 공핍형 트랜지스터와 캐스코드(cascode)로 인헨스먼트형 트랜지스터와 접속하므로써 발생된 보상 전압을 이용하여 고출력 임피던스를 유지한다.
상술한 것 및 다른 종래 기술의 캐스코드 전류 미러 장치는 불충분한 최대 전압 스윙, 과도한 전력소모, 불충분한 출력 임피던스, 및 집적 회로 설계에서 일체화 될 수 없는 점과 같은 점은 문제점이 존재하기 때문에 넓게 사용되지 않아왔다.
미국 특허 제4583037호는 넓은 처리 범위 및 온도 변화에 걸쳐 입력 및 출력 사이의 고입력 전압 스윙과 정확한 매칭을 제공하는 CMOS 전류 미러 회로를 설치하므로써 상기 문제에 대비하는 청구범위를 가지고 있다. 그렇지만, 이 미국 특허에 개시된 CMOS 전류 미러 회로는 Vt+2Von의 최소 입력 전압을 갖는데, 여기서 Vt는 임계 전압이고 Von은 상기 트랜지스터의 턴-온 전압이다.
제1전류 미러 장치의 입력 회로 브랜치에 접속되는 입력 및 상기 제1전류 미러 회로의 출력 회로 브랜치에 접속되는 출력을 가지며, 상기 입력 회로 브랜치는 직렬의 제1 및 제2 MOS 트랜지스터 장치를 구비하고, 상기 출력 회로는 직렬의 제3 및 제4 MOS 트랜지스터의 장치를 비하며, 상기 제1 및 제3 트랜지스터의 게이트 전극은 서로 바이어스원에 접속되어서 상기 제1 및 제3 트랜지스터가 캐스코드 접속되고 제3 및 제4 트랜지스터의 게이트 전극이 입력에 접속되는 전류 미러 회로 장치가 IEEE(Vo1.SC-22, No.3, June 1987)에서 공개된 고체 상태 회로의 330 내지 334페이지 피셔 및 루돌프 코크의 "고선형 CMOS 버퍼 증폭기"로 표제된 논문, 특히 제1,4 및 8도의 도면에서 발표되었다. 이 논문의 제8도에서 보여지는 것처럼, 상기 캐스코드 접속 트랜지스터(M9, M10)은 고정 바이어스 전위(VB2)에 의해 바이어스된다. 그렇지만, 특히 소오스 축퇴 저항(source degeneration registor)을 사용할 때, 상기 입력 전류가 제로로 감소되면 트랜지스터(M9)의 드레인에서의 전압은 임계 전압 Vt에 접근하고, 트랜지스터(M9)는 고정 바이어스 전위를 가지고 그 선형 영역에 전입한다. 낮은 입역 레벨에서 트랜지스터(M9)의 포화를 보장하기 위한 이러한 환경하에서, 열악한 열화를 발생해서 매칭의 안정화가 비효율적으로 되는 로우값의 소오스 축퇴 저항을 사용하거나 큰 장치 및 과도한 칩 영역 점유를 갖게하는 긴 채널폭 대 길이(W/L) 비율을 이용하는 것이 필요하다.
본 발명의 목적은 고출력 임피던스를 갖는 저 전압 전류 미러 회로 장치를 이용하는 서두에서 설명한 것 같은 회로장치의 설비를 젱하는데 있다.
본 발명은 샘플된 아날로그 전기 신호를 처리하기 위한 회로를 제공하는데, 각각의 샘플 신호가 전류 형태로 되고 상기 회로 장치는 소정의 비율에서, 하나 이상의 선행 샘플 주기에서 입력 샘플 전류로부터 유도된 전류와 현 샘플주기내의 입력 샘플 전류를 결합하기 위한 수단, 및 연속적인 샘플 주기에서 상기 결합 수단에 의해 산출된 상기 결합 전류로부터 상기 처리된 출력 신호를 유도하는 수단을 구비하며, 상기 회로 장치는 제1전류 미러 회로의 입력 회로 브랜치에 접속되는 입력 및 상기 제1 전류 미러 회로 장치를 포함하며, 상기 입력 회로 브랜치는 직렬의 제1 및 제2 MOS 트랜지스터 장치를 구비하고, 상기 출력 회로 브랜치는 직렬의 제3 및 제4 MOS 트랜지스터 장치를 구비하며, 상기 제1 및 제3 트랜지스터의 게이트 전극은 상기 제1 및 제3 트랜지스터가 캐스코드 접속되도록 바이어스원에 서로 접속되며, 상기 제2 및 제4 트랜지스터의 게이트 전국은 함께 입력에 접속되는데, 상기 바이어스원은 상기 입력 전류와 동일한 바이어스 전류를 발생시키는 수단을 구비하며, 상기 바이어스 전류 발생 수단은 제1 전류 미러 회로의 다른 출력 브랜치, 다른 다이오드 접속 트랜지스터에 바이어스 전류를 인가하는 수단, 상기 캐스코드 접소 트랜지스터의 게이트 전극에 상기 다른 트랜지스터의 드레인 전극을 접속하기 위한 수단을 비하며, 상기 추가의 트랜지스터 길이 대 게이트 폭 비율 및 트랜지스터를 통한 전류는 Vt+2Von의 전압이, 상기 추가의 트랜지스터 양단에서 산출되도록 선택되며, 여기서 Vt는 임계전압이고 Von은 포화전압이다.
상기 바이어스 전압이 상기 신호 레벨로서 동적으로 되는 것을 보장하므로써 상기 캐스코드 접속 트랜지스터가 낮은 값의 소오스 축퇴 저항 또는 긴 채널폭대 길이비율을 가지는 설비를 필요로 하지 않고 상기 입력 신호 전류의 진폭과 무관하게 포화될 수 있다.
미국 특허 제4583037호는 이하 US 회로라 하는, 바이어스 전압이 상기 신호 레벨과 동적으로 동작하지만 이하 거론되는 본 발명에 따른 전류 미러 회로에 비해 몇가지 단점을 가지고 있는 전류 미러 회로를 개시하고 있다. 상기 US 회로의 입력 전압은 본 발명의 회로의 입력전압 Vt+Von, 대신에 Vt+2Von이며, 여기서 Vt는 임계 전압이고 Von은
Figure kpo00001
인데, i는 입력 전류, W는 입력 트랜지스터의 채널폭, L은 상기 입력 트랜지스터의 채널 길이, K는 상수이다. 결과적으로 본 발명의 회로는 낮은 전원 전압(동일 입력 신호 범위에 대해)으로 동작될 수 있다. 상기 US 회로의 입력 임피던스는 본 발명 회로의 입력 임피던스 d(Von)/di에 비해 d(2Von)di인바, 즉 상기 US 회로의 임피던스는 본 회로의 1/gm 대신 2/gm이며, 여기서
Figure kpo00002
이다. 이것은 전류(i)원이 동일한 정확성을 갖도록 출력 임피던스를 2배로 할 것을 필요로 한다. 상기 US 회로는 입력 캐스코드 접속 트랜지스터의 드레인 전극에서의 고 임피던스 노드 대문에 궤환 루프를 안정화시키는 커패시터를 필요로 한다. 제1 전류 미러 회로의 입려 회로 브랜치에 접속되는 입력 및 상기 제1 전류 미러 회로의 출력 회로 브랜치에 접속되는 출력을 구비하고, 상기 입력 회로 브랜치는 직렬의 제1 및 제2 MOS 트랜지스터의 장치를 구비하고, 상기 출려 회로 브랜치는 직렬의 제3 및 제4 MOS 트랜지스터 장치를 구비하며, 상기 제1 및 제3 트랜지스터의 게이트 전극은 제1 및 제3 트랜지스터가 캐스코드 접속되도록 바이어스 원에 함께 접속되고, 상기 제2 및 제4 트랜지스터의 게이트 전극은 서로의 입력에 접속되며, 상기 바이어스원은 상기 입력 전류와 동일한 바이어스 전류를 발생시키는 수단을 구비하고, 상기 바이어스 전류 발생 수단이 상기 제1전류 미러 회로의 추가의 출력 브랜치, 추가의 다이오드 접속 트랜지스터에 캐스코드 접속 트랜지스터의 게이트 전극에 바아어스 전류를 인가하는 수단, 및 상기 추가 트랜지스터의 드레인 전극을 접속시키는 수단을 가지고 있는 전류 미러 회로 장치가 IEEE지 고체 상태회로(Vol. SC-21, No6, December 1986)에서 발표된 아론 엘.피셔 및 엔.린데의 논문 "50-M biy/sec CMOS 광학 전송기 집적 회로"에 개시되어 있다.
상기 바이어스 전류 발생 수단은 상기 제1 전류 미러 회로의 출력 브랜치 및 상기 제2 트랜지스터상이에 있는 제2 전류 미러 회로를 구비한다. 상기 입력 브랜치 및 상기 제1 전류 미러 회로의 출력 브랜치 사이 그리고 상기 제2 전류 미러 회로의 입력 및 출력 브랜치 사이의 전류 비율은 모두 1:1이다. 소오스 축퇴 저항은 상기 제1 전류 미러 회로의 각 브랜치에 포함되며 상기 제2 트랜지스터와 직렬로 된다.
하나이상의 캐스코드 트랜지스터는 상기 제1 전류 미러 회로의 각각의 입력 및 출력 브랜치에 포함되며, 상기 장치는 상기 제1 바이어스 전류 발생 수단과 동일한 형태의 대응하는 수의 추가의 바이어스 전류 발생 수단을 포함하고, 상기 추가의 바이어스 전류 발생 수단의 각각에서 상기 추가 트랜지스터의 게이트 폭 대 길이의 비율은 상기 캐스코드 접속 트랜지스터의 1/n2배이며, 예서 n은 캐스코드 접속 트랜지스터 쌍의 각각의 부재와 제1 및 제[3 트랜지스터 사이에 접속되는 캐스코드 접속 트랜지스터의 수에 2를 더한 것과 같다.
각각의 브랜치에서 캐스코드 접속 트랜지스터를 추가하므로써 출력 임피던스가 증가될 수 있으며, 적절한 규격의 트랜지스터를 가지는 추가의 바이어스 전류 발생기가 제공된다면 Vt+Von의 입력 전압을 유지 할 수 있다. 본 발명은 전류 스케일링 회로를 포함하는 샘플된 아날로그 신호를 처리하기 위한 회로 장치를 제공한다. 또한 본 발명은 상기와 같은 전류 미러 회로를 포함하는 전류 메모리 회로를 제공하는데, 상기 전류 미러 회로는 상기 제1 및 제3 트랜지스터의 게이트 사이의 스위치와 상기 게이트 및 제3 트랜지스터의 소오스 전극 사이에 접속된 커패시터를 포함하여 변형될 수 있다. 상기 바이어스 전류 발생기는 상기 제3 트랜지스터로부터 유도되는 전류를 공급받는다. 또한, 상기 바이어스 전류 발생기는 제1 트랜지스터로부터 유도되는 전류를 공급받는다. 본 발명은 상기 전류 메모리 회로를 포함하는 적분기를 제공한다. 본 발명의 실시예를 첨부 도면과 관련하여 더욱 자세히 설명한다.
상기 제1도에서 나타낸 전류 미러 회로 장치는 3개의 n-채널 전계 효과 트랜지스터(T1, T2 및 T5)의 게이트 전극 및 n-채널 전계 효과 트랜지스터(T3)의 드레인 전극에 접속되는 입력(1)을 가진다. 상기 트랜지스터(T3)의 소오스 전그은 트랜지스터(T1)의 드레인 전극에 접속된다. 상기 트랜지스터(T1, T2 및 T5)의 소오스 전극은 각각의 소오스 변성 레지스터(R1, R2 및 R3)를 거쳐 네가티브 공급 레일(3)에 접속된다. 상기 트랜지스터(T2)의 드레인 전극은 n-채널 전계 효과 트랜지스터(T4)의 소오스 전극에 접속되고 그것의 드레인 전극은 출력 (2)에 접속된다. 상기 트랜지스터(T5)의 드레인 전극은 n-채널 전계 효과 트랜지스터(T6)의 소오스 전극에 접속되고 그것의 드레인 전극은 P-채널 전계 효과 트랜지스터의 드레인 전극에 접속되고 그것의 소오스 전극은 포지티브 공급 레일(4)에 접속된다.
상기 트랜지스터(T7)의 게이트 전극은 그것의 드레인 전극 및 P-채널 전계 효과 트랜지스터(T8)의 게이트 전극에 접속되고 그것의 소오스 전극은 포지티브 공급 레일(4)에 접속된다. 상기 트랜지스터(T8)의 드레인 전극은 n-채널 전계효과 트랜지스터(T9)의 드레인 전극에 접속되고 그것의 소오스 전극은 레지스터(R4)를 거쳐 네가티브 공급 레일(3)에 접속된다. 상기 트랜지스터(T9)의 드레인 전극은 그것의 게이트 전극 및 트랜지스터(T3, T4 및 T6)의 게이트 전극에 접속된다. 상기 트랜지스터(T9)의 길이 비율에 대한 채널폭은 트랜지스터(T3, T4 및 T6)의 1/4이다.
제1도에서 나타낸 상기 전류 미러 회로 장치는 트랜지스터(T1 및 T3)를 구비하는 입력 통로를 갖는 제1 전류 미러 회로, 트랜지스터(T2 및 T4)를 구비하는 제1출력 브랜치 및 트랜지스터(T5 및 T6)를 구비하는 출력 브랜치를 구비한다. 더우기 상기 출력 전류 브랜치로부터의 상기 출력은 트랜지스터(T7 및 T8)에 의해 형성된 제2 전류 미러 회로를 공급한다. 상기 제2 전류 미러 회로로부터의 출력은 입력 브랜치 및 상기 제1 전류 미러 회로 각각의 출력 브랜치에서 상기 캐스코드 접속 트랜지스터(T3, T4 및 T6)를 정확하게 바이어스 전압을 산출하는 상기 다이오드 접속 트랜지스터(T9)를 제공한다. 상기 입려 브랜치 및 상기 제1 전류 미러 회로사이의 상기 전류 비율은 1:1에 동일하도록 만들어지고, 그것은 상기 제2 전류 미러 회로의 전류 비율이다. 이것은 입력 또는 관련 전류에 동일한 다이오드 접속 트랜지스터(T9)를 통해 전류를 산출한다. 결과처럼 상기 추가 전압은 상기 전류 장치에서 다양한 점에서 산출된다. 트랜지스터(T9)의 상기 드레인 전극에서 전압은 산출되는 Vt+2Von에 동일하고 그리고 이것은 상기 캐스코드 접속 트렌지스터(T3 및 T4)의 게이트 전극에 인가되는 바이어스 전압이다. 상기 소오스 및 트랜지스터(T1 및 T2)의 드레인 전극 사이의 전압은 Vt+Von에 동일한 트랜지스터(T3 및 T4)의 게이트 소오스 전압 및 Von에 동일한다. 상기 입력 전압은 Vt+Von에 동일한 반면, 상기 입력은 트랜지스터(T 및 T2) 의 게이트 전극에 접속된다. 이 전압은 상기 소오스 변성 레지스터(R1 내지 R4) 양단에서 산출되는 전압상에 겹쳐 놓는다. 이 전압은 입력 전류의 R배에 동일하고 여기서 R은 레지스터(R1)의 값이다. 상기 레지스터(R1 내지 R4)의 값은 상기 전류 미러 회로 각각의 브랜치에서 산출되는 상기 전류에 대한 가역 비율로 스케일되고 동일하게 선택된다. 상기 전류 미러 회로의 각 브래치간의 상기 전류 비율이 1:1이라면, 동일값은 레지스터용으로 선택되고, 상기 전류가 배율된다면 각저항의 값은 상기 전류 미러 회로 장치의 각 브랜치에서 일정 전압 강하를 산출하도록 배율 요소에 의해 분할된다.
상기 트랜지스터(T9)를 통한 전류가 입력(1)에 인가되는 입력 전류와 동일하다면, 길이 비율에 대한 그것의 게이트 폭은 상기 캐스코드 접속 트랜지스터(T3 및 T4)의 1/4이 되어야만 한다. 그렇지만, 상기 트랜지스터(T9)를 통한 상기 전류가 입력 전류의 4배로 스케일된다면, 상기 길이 비율에 대한 게이트 폭은 상기 캐스코드 접속 트랜지스터와 동일하게 될 수 있다. 따라서 길이 비율에 대한 게이트 쪽 및 트랜지스터(9)를 통해 통과한 전류의 적당한 비유에 의한 상기 수정 바이어스 전압 Vt+Von은 발생될 수 있고 트랜지스터(T3 및 T4)의 게이트 전극에 인가된다. 배율화 또는 스케일링 요소가 상기 전류 미러 회로에서 요구된다면, 2개의 트랜지스터(T2 및 T4)는 적당하게 스케일 되어야만 하지만 상기 바이어스 조건은 상기 변화된 영역에 대해 보상하는 변화된 전류를 바르게 유지한다.
제2도는 캐스코드 접속 미러 회로를 사용하는 전류 스케일링 회로를 나타낸다. 제2도에서 나타낸 상기 스케일링 회로는 n-채널 전계 효과 트랜지스터(T101)의 드레인 전극 및 전류 소오스(101)의 접합에 접속되는 입력(100)을 가진다. 상기 전류 소오스(101)의 다른 단부는 포지티브 공급 레일(102)에 접속된다. 상기 트랜지스터(T101)의 드레인 전극은 2개의 n-채널 전계 효과 트랜지스터(T102 및 T103)의 게이트 전극에 접속된다. 상기 트랜지스터(T102 및 T103)의 소오스 전극은 각각의 소오스 변성 레지스터(R102 및 R103)를 거쳐 네가티브 공급 레일(103)에 접속된다. 상기 트랜지스터(T102)의 드레인 전극은 트랜지스터 (T101)의 소오스 전극에 접속되는 반면 상기 트랜지스터(T103)의 드레인 전그은 n-채널 전계 효과 트랜지스터(T104)의 소오스 전극에 접속된다. 트랜지스터(T101 내지 T104) 및 레지스터(R102 및 R103)는 제1 캐스코드 전류 미러 회로를 형성하고 그것의 출력은 트랜지스터(T104)의 드레인 전극에서 이용할 수 있다. T104의 드레인 전극은 P-채널 전계 효과 트랜지스터(T105)의 드레인 전극에 접속된다. 상기 트랜지스터(T105)의 드레인 전극은 2개의 P-채널 전계 효과 트랜지스터(T106 및 T107)의 게이트 전극에 접속되고 그것의 소오스 전극은 상기 포지티브 고읍 레일(102)까지 각각의 레지스터(R106 및 R107)를 거쳐 접속된다. 상기 트랜지스터(T105)의 드레인 전극은 트랜지스터(T105)의 소오스 전극에 접속되는 반면 상기 트랜지스터(T107)의 드레인 전극은 P-채널 전계 효과 트랜지스터(T108)의 소오스 전극에 접속된다. 상기 트랜지스터(T105 내지 T108) 및 레지스터(R106 및 R107)는 제2 캐스코드 전류 미러 회로(M2)를 형성하고 그것의 출력은 트랜지스터(T108)의 드레인 전극에서 이용 가능하다.
전류 소오스(109)는 상기 포지티브 공급 레일(102) 및 n-채널 전계 효과 트랜지스터(T109)의 드레인 전극 사이에 접속된다. 상기 트랜지스터(T109)의 드레인 전극은 2개의 n-채널 전계 효과 트랜지스터(T110 및 T111) 의 게이트 전극에 접속되고 그것의 소오스 전극은 상기 네가티브 공급 레일(103)에 대한 각각의 소오스 변성 레지스터(R110 및 R111)를 거쳐 접속된다. 상기 트랜지스터(T111)의 드레인 전극은 n-채널 전계 효과 트랜지스터(T112)의 소오스 전극에 접속되는 반면 트랜지스터(110)의 드레인 전극은 트랜지스터(T109)의 소오스 전극에 접속된다. 상기 트랜지스터(T109 내지 T112) 및 상기 레지스터(R110 및 R111)는 제3 캐스코드 전류 미러 회로(M3)를 형성하고 그것의 출력은 트랜지스터(112)의 드레인 전극에서 이용 가능하다.
상기 제1 전류 미러 회로(M1)에서 상기 캐스코드 접속 트랜지스터(T101 및 T104)를 바이어스 하기위해 바이어스 체인은 전류 소오스(120)의 직렬 장치를 구비하고 n-채널 전계 효과 트랜지스터(T120) 및 레지스터(R120)는 상기 포지티브 공급 레일(102) 및 상기 네가티브 공급 레일(103) 사이에서 접속된다. 상기 전류인(120)은 상기 드레인 및 트랜지스터(T120)의 게이트 전극에 접속된다. 상기 트랜지스터(T120)의 게이트 전극은 트랜지스터(T101 및 T104)의 게이트 전극에 접속된다. 상기 트랜지스터(T120)의 소오스 전극은 레지스터(T20)에 접속된다. 비슷한 바이어스 체인은 레지스터(R121), P-채널 전계 효과 트랜지스터(T121) 및 상기 포지티브 공급 레일(102) 및 상기 네가티브 공급 레일(103) 사이에서 접속된다. 상기 트랜지스터(T121)의 게이트 전극은 트랜지스터(T105 및 T108)의 게이트 전극에 접속된다. 더우기 바이어스 체인은 전류원(122), n-채널 전계 효과 트랜지스터(T122) 및 상기 포지티브 공급 레일(102) 및 상기 네가티브 공급 레일(103) 사이에서 접속된다. 상기 트랜지스터(T122) 의 게이트 전극는 트랜지스터(T109 및 T112)의 게이트 전극에 접속된다. 상기 트랜지스터(T108 및 T112)의 드레인 전극에서 상기 제2 및 제3 전류 미러(M2 및 M3)의 출력은 출력 단자(110)에 공급된다.
상기 전류 소오스(101)는 입력(100)에 인가되는 양방향 입력 전류를 인에이블 시키는 전류(1)를 산출한다. 상기 전류 소오스(101)의 설비는 상기 전류 미러(M1)의 입력 다이오드를 가역 바이어싱 없이 처리되는 양방향 입력 전류를 인에이블 시킨다. 상기 캐스코드 접속 트랜지스터(T101 및 T104)에 대한 적절한 바이어스 전압을 산출하도록 상기 전류원(120)은 상기 전류 미러 회로(M1)까지 최대 허용 입력 전류와 동일한 전류(2j)를 산출한다. 상기 트랜지스터(T120)은 트랜지스터(T101 및 T104)의 1/4길이 비율에 대한 채널 폭을 가진다. 상기 전류 소오스(121)는 2j와 동일한 전류를 산출하고 상기 트랜지스터(T121)는 상기 제2 전류 미러 회로(M2)에서 트랜지스터(T105 및 T108)의 1/4 길이 비율에 대한 채널폭을 가진다. 상기 전류 미러(M1)가 비일치 전류 비율을 가진다면 상기 전류는 근사적으로 스케일되어야만 하는 전류 소오스(121)에 의해 산출되므로 그것은 상기 전류 미러(M2)에 인가되는 최대 전류와 동일하다. 상기 전류 소오스(109)는 상기 전류(j)를 산출한다. 결과적으로 상기 전류 소오스(122)는 상기 전류(j)를 산출하도록 구조된다. 상기 트랜지스터(T122)는 트랜지스터(T109 및 T112) 의 1/4의 길이 비율에 대한 채널 폭을 가진다. 이것은 상기 바이어스 전압이 상기 제3 전류 미러 회로(M3)에 인가되는 입력 전류(j)에 대해 수정되는 트랜지스터(T122)에 의해 산출된다.
입력 전류(i)는 상기 전류 미러(M1)의 입력에서의 전류(i+j)를 산출하는 입력(100)에 인가된다. 결과적으로 상기전류(i+j)는 상기 전류 미러(M1)의 출력에서 산출되고 그리고 상기 전류 미러(M2)의 입력에 인가된다. 이 전류는 상기 전류 미러(M2)의 출력에서 산출된다. 상기 전류(j)는 전류 미러(M3)의 출력에서 재산출되는 상기 전류 미러(M3)의 입력에 인가되고 그리고 상기 전류 미러(M2)에 의해 산출되는 상기 전류로부터 공제하므로 출력(101)에서의 출력 전류는 상기 입력 전류(i)와 동일하다. 따라서 제2도에서 나타낸 상기 스케일링 회로는 양방향 입력 전류를 처리할 수 있고 그리고 양방향 출력 전류를 산출하고, 상기 바이어스 전류는 제2도에서 나타낸 스케일링 회로내에서 사용된다.
스케일된 및/또는 배율 출력을 산출하도록 상기 제2 및 제3 전류 미러 회로(M2 및 M3)는 입력 및 출력 브랜치 사이의 비-일치 전류 비율을 가지고 그리고 개별적으로 스케일된 전류 비율을 갖는 배율 출력 브랜치를 가진다. 제1전류 미러(M1)의 전류비를 계수 A와 동일하게 만들수도 있으나 이것은 바이어스 전류 2.A.j를 발생하는 전류원(121)을 필요로 하지는 않을 것이다. 이것은 원래 주 문제점은 아니었으나, 다수의 별개의 스케일링 회로를 포함하는 시스템에서 공통 바이어스 전압 발생기로 사용하기 편리하며, 따라서 요구된 서로 다른 바이어스 전압의 수효를 제한하지 않는 것이 좋다. 제1 전류 미러 회로를 부여함으로써 j와 2j의 단위 전류비 유일 바이어스 전류가 요구된다.
제2도에 도시된 회로는, 소량의 전류가 전류 미러 회로(M1)의 입력에 인가될 때 바이어스 상태가 최대 입력 전류 2j로 설정되므로 캐스코드 접속된 트랜지스터(T101과 T104) 가 포화상태에서 벗어나기 때문에 음의 입력으로 잘 실행되지는 않는다. 입력 전류가 -j에 접근할 때 입력 전류 미러 M1의 입력에 인가된 전류는 0에 접근하게 된다.
제3도는 제2도에 도시된 것과 유사하나, 바이어스 전류를 발생하기 위해 전류 미러 회로를 사용하는 본 발명에 따른 스케일링 회로를 도시한 것이다. 제3도에 도시된 스케일링 회로에서, 제2도에 도시된 소자와 대응하는 소자는 동일 도면부호로 표시된다. 제2도에 도시된 회로에서처럼, 입력(100)은 바이어스 전류원(101)으로부터의 바이어스 전류 j와 함께 전류 미러 M1의 입력에 공급된다. 그러나, 전류 미러 M1은 음의 공급 레일(103)과 n-채널 전계 효과 트랜지스터(T130)의 소스 전극 사이에 접속되는 저항(R130)을 포함하는 또 다른 출력 분기를 포함하는데, 트랜지스터(T131)의 게이트 전극은 트랜지스터(T101)의 게이트 전극에 접속된다. 트랜지스터(T131)의 드레인 전극은 P채널 전계 효과 트랜지스터(T131)의 드레인 전그은 P채널 전계 효과 트랜지스터(T132)의 드레인 전극에 접속되는데, 트랜지스터(T132)의 소스 전극은 저항(R132)을 경유하여 양의 공급 레일에 접속된다. 트랜지스터(T132)의 드레인 전그은 그 게이트 전극과, 트랜지스터(T105)와 (T108)의 게이트 전극에 접속된다. 저항(R133)은 양의 공급 레일(T102)과 P채널 전계 효과 트랜지스터(T133)의 소스 전극 사이에 접속되는데, 트랜지스터(T133)의 이트 전극은 제2 전류 미러 회로 M2에서의 트랜지스터(T106)의 게이트 전극에 접속된다. 트랜지스터(T133)의 드레인 전극은 P채널 전계 효과 트랜지스터(T134)의 소스 전극에 접속되는데, 트랜지스터(T134)의 게이트 전극은 전류 미러 회로 M2에서의 트랜지스터(T105)의 게이트 전극에 접속된다. 트랜지스터(T134)의 드레인 전극은 n-채널 전계 효과 트랜지스터(T135)의 드레인 전극에 접속되며, 트랜지스터(T135)의 소스 전극은 저항(R135)을 통하여 음의 공급 레일(103)에 접속된다. 트랜지스터(T135)의 드레인 전극은 그 게이트 전극과, 트랜지스터(T101), (T104) 및 (T131)의 게이트 전극에 접속된다. 전류원(120), 트랜지스터(T120), 저항(R120)을 포함하는 바이어스 체인과, 저항(R121), 트랜지스터(T121), 전류원(121)을 포함하는 바이어스 체인은 제3도에 도시된 스케일링 회로에서 생략된다.
작동시에, 입력 전류 j가 입력(100)에 공급될 때, 전류 j+i는 전류 미러 회로 M1의 입력에 접속된다. 결과적으로, 전류 j+i가 전류 미러 회로 M1의 출력 즉, 트랜지스터(T104)의 드레인 전극에서 발생된다. 전류 미러 회로 M1의 제1출력 분기 즉, 트랜지스터(T131)의 드레인에 동일한 전류 j+i가 발생된다. 이 전류 j+i는 동일 전류 j+i가 전류 미러 회로 M2의 입력에 인가되고, 트랜지스터(T132)의 채널쪽 대 길이의 비가 트랜지스터(T105) 와 (T108)의 채널폭 대 길이의 비의 1/4로 되도록 선택되므로 전류 미러 회로 M2용의 정화한 바이어스 전류를 발생하는 다이오드 접속된 트랜지스터(T132)에 공급된다. 전류 j+i가 전류 미러 회로 M2의 입력에 인가될 때 전류 A(j+i)는 전류 미러 회로 M2의 출력 즉, 트랜지스터(T108)의 드레인에서 발생된다. 그러나, 전류 미러 회로 M2의 입력 분기에서의 전류와 동일한 전류 j+i가 전류 미러 회로 M2의 제2출력 분기 즉, 트랜지스터(T134)의 드레인에서 발생되고, 다이오드 접속된 트랜지스터(T135)에 인가된다. 결과적으로, 트랜지스터(T135)의 채널폭 대 길이의 비가 트랜지스터(T101)과 (T104)의 채널폭 대 길이의 비의 1/4로 되도록 선택되므로, 트랜지스터(T135)는 전류 미러 회로 M1에서의 캐스코드 접속된 트랜지스터용의 정화한 바이어스 전압을 발생한다. 일정 전류 j가 인가되는 미러 전류 회로 M3에서 제2일정 전류는 트랜지스터(T122)에 접속되어 캐스코드 접속된 트랜지스터(T109), (T112)용의 정확한 바이어스 전압을 발생한다. 전류 미러 회로 M2와 M3는 A의 전류 배율 계수를 부여하도록 배열되어, 결과적으로 스케일링 회로부터의 출력 전류는 A.1와 동일하다. 전류비가 요구된 전류 스케일링 계수를 부여하도록 독립적으로 선태된 다수의 출력 분기를 구비한 전류 미러 회로 M2와 M3를 형성함으로써 다수의 배율 출력이 제공된다. 동일 출력으로 접속되는 전류 미러 회로 M2와 M3의 분기는 동일 스케일링 계수를 가져야 한다.
제1도와 제3도를 비교하면, 제1도의 전류 미러 회로 배열은 두 보상 전류 미러 회로를 포함하고, 제3도의 스케일링 회로는 보상 전류 미러 회로 M1과 M2를 포함한다. 따라서, 전류 미러 회로 M2의 트랜지스터(T133)과 (T134)를 포함하는 또 다른 출력 분기는 전류 미러 회로 M1내의 캐스코드 접속된 트랜지스터(T101)과 T(104)용 바이어스 전압을 발생하는 다이오드 접속된 트랜지스터(T135)용 바이어스 전류를 발생한다. 이와 마찬가지로, 전류 미러 회로 M1의 트랜지스터(T130)과 (T131)을 포함하는 또다른 출력 분기는 전류 미러 회로 M2내의 캐스코드 접속된 트랜지스터(T105)와 (T108)용 바이어스 전압을 발생하는 다이오드 접속된 트랜지스터(T132)용 바이어스 전압을 발생한다. 전류 미러 회로 M1과 M2의 입력 분기와 그들 각각의 또다른 출력 분기 사이의 전류비는 다이오드 접속된 트랜지스터(T132)와 (T135)를 포함하는 각각의 바이어스 전압 발생기에 희망하는 바이어스 전류를 발생하도록 선택된다. 명배히, 전류 미러 회로 M101 그 입력과 출력 분기 사이에 A의 전류비를 가지면, 전류 미러 회로 M2는 다이오드 접속된 트랜지스터(T135)에 요구된 바이어스 전류를 공급하기 위하여 그 입력과 그 또 다른 출력 분기 사이에 1/2A의 전류비를 갖게 해야 한다. 이와 마찬가지로 전류 미러 회로 M1의 입력 분기와 그 또다른 출력 분기 사이의 전류비는 트랜지스터(T105)와 (T108)용의 정확한 바이어스 전위를 발생하도록 다이오드 접속된 트랜지스터(T132)에 공급하기 위해 요구된 전류를 발생하기 위하여 A이어야 한다. 이와달리, 전류 미러 회로 M1과 M2는 전류 미러 회로 M1과 M2사이의 교결합을 배제한 또다른 전류 미러 회로를 각각 포함할 수 있다.
제4도는 제1도에 도시된 형태의 적응된 전류 미러 회로를 이용하는 본 발명에 따른 전류 메모리 회로를 도시하고 있다. 제4도에 도시된 전류 메모리 회로는 전류원(201)과 n-채널 전계 효과 트랜지스터(T201)의 드레인 전극와의 접점에 접속된 입력(200)을 구비한다. 전류원(201)의 다른 단부는 양의 공급 레일(202)에 접속되고, 트랜지스터(T201)의 드레인 전극은 n-채널 전계 효과 트랜지스터(T202)의 게이트 전극과 스위치(S201)의 한 단부에 접속된다. 트랜지스터(T202)의 소스 전극은 소스 저하 저항(R203)을 통하여 음의 공급 레일(203)에 접속되고, 그 드레인 전극은 n-채널 전계 효과 트랜지스터(T204)의 소스 전극에 접속된다. 트랜지스터(T201 내지 T204) , 저항(R202)와 (R203)은 스위치(S201)와 커패시터(C201)와 함께 전류 메모리 셀을 형성한다. 전류 메모리 셀의 출력은 트랜지스터(T204)의 드레인 전극에서 이용할 수 있다.
제1 메모리 셀에 있는 트랜지스터(T204)의 드레인 전극으로부터의 출력은 P채널 전계 효과 트랜지스터(T205)의 드레인 전극에 공급된다. 트랜지스터(T205)의 드레인 전극은 두 P 채널 전계 효과 트랜지스터(T206)과 (T233)의 게이트 전극과 스위치(S202)의 한 단부에 접속된다. 트랜지스터(T205)의 소스 전극은 트랜지스터(T206)의 드레인 전극에 접속되는데, 트랜지스터(T206)이 소스 전극은 저하 저항(R206)을 통하여 양의 공급 레일(202)에 접속된다. 스위치(S202)의 다른 단부는 P채널 전계 효과 트랜지스터(T207)의 게이트 전극과 커패시터(C202)의 한 단부에 접속되는데, 커패시터(C202)의 다른 단부는 양의 공급 레일(202)에 접속된다. 트랜지스터(T207)의 소스 전극은 소스 저하 저항(R207)을 통하여 양의 공급 레일(202)에 접속된다. 트랜지스터(T207)의 드레인 전극은 그 드레인 전극이 제2 전류 메모리 셀의 출력을 형성하는 P 채널 전계 효과 트랜지스터(T208)의 소스 전극에 접속된다.
저항(R233), P채널 전계 효과 트랜지스터(T233)의 소스와 드레인간 선로, P채널 전계 효과 트랜지스터(T234)의 소스와 드레인간 선로, n채널 전계 효과 트랜지스터(T235)의 소스와 드레인간 선로 및 저항(R235)의 직렬 배열은 양의 공급 레일(202)과 음의 공급 레일(203) 사이에 접속된다. 트랜지스터(T235)의 드레인 전극은 그 게이트 전극과, 트랜지스터(T201)과 (T204)의 이트 전극에 접속된다. 따라서, 트랜지스터(T201)과 (T204)는 종속 접속되고, 다이오드 접속된 트랜지스터(T235)를 통하여 게이트 바이어스 전위를 수신한다. 저항(R232), P채널 전계 효과 트랜지스터(T232)의 소스와 드레인간 선로, n-채널 전계 효과 트랜지스터(T231)의 소스와 드레인간 선로, n채널 전계 효과 트랜지스터(T230)의 소스와 드레인간 선로 및 저항(R232)은 직렬 배열은 양의 공급 레일과 음의 공급 레일(203) 사이에 접속된다. 트랜지스터(T232)의 게이트와 드레인 전극은 트랜지스터(T205)와 (T208)의 게이트 전극에 접속된다. 따라서 제2전류 메모리 셀에 있는 트랜지스터(T205)와 (T08)은 캐스코드 접속되고, P채널 전계 효과 트랜지스터(T232)를 통하여 바이어스 전압을 수신한다. 또한, 트랜지스터(T232)의 게이트 전극은 트랜지스터(T234)의 게이트 전극에 접속되고, 트랜지스터(T235)의 게이트 전극은 트랜지스터(T231)의 게이트 전그에 접속된다. 결과적으로, 트랜지스터(T234)와 (T231)는 캐스코드 접속되고, 트랜지스터(T232)와 (T235)로부터의 바이어스 전위를 각각 수신한다.
전류원(209)는 양의 공급 레일(202)와 , n채널 전계 효과 트랜지스터(T209)의 드레인 전극 사이에 접속된다. 트랜지스터(T209)의 드레인 전극은 두 n채널 전계 효과 트랜지스터(T210)과 (T211)의 게이트전극에도 또한 접속된다. 트랜지스터(T210)와 (T211)의 소스 전극은 각각의 소스 저하 저항(R210)과 (R211)을 통하여 음의 공급 레일(203)에 접속된다. 트랜지스터(T210)과 드레인 전극은 트랜지스터(T209)의 소스 전극에 접속되고, 트랜지스터(T211)의 드레인 전극은 n채널 전계 효과 트랜지스터(T212)의 소스 전극에 접속된다. 전류원(222)은 양의 공급 레일(202)과 n채널 전계 효과 트랜지스터(T222)의 드레인 전극 사이에 접속되며, 트랜지스터(T222)의 소스 전극은 소스 저하 저항(R222)을 통하여 공급 레일(203)에 접속된다. 트랜지스터(T222)의 드레인 전극은 그 게이트 전극과, 트랜지스터(T209)와 (T212)의 게이트 전극에 접속된다. 트랜지스터(T212)의 드레인 전극은 트랜지스터(T209)내지 (T212)와 저항(R210), (R211)에 의해 형성된 전류 미러 회로의 출력을 형성한다.
전류원(201), (209), (222)는 모드 전류 j를 형성한다. 트랜지스터(T235)는 트랜지스터(T201, T204, T231)의 채널쪽 대 길이의 비 1/4의 채널폭 대 길의 비를 갖는 반면, 트랜지스터(T232)는 트랜지스터(T205, T208, T234)의 채널폭 대 길이의 비의 1/4의 채널폭 대 길의의 비를 갖는다.
제4도에 도시된 전류 메모리 회로는 한 샘플링 주기동안 입력 전류 샘플을 저장하도록 배열된다. 달리 말하면, 출력(200)에서 나타나는 전류는 1샘플링 주기후에 출력(210)에서 재생된다. 이를 달성하기 위하여, 스위치(S201)과 (S202)는 샘플링 주파수에서 작동하는 비중복 클럭 신호에 의해 발생된다. 따라서 각각의 샘플링 주기의 제1 부분동안 스위치(S201)가 단락되고 스위치(S202)가 개방되는 반면, 각각의 샘플링 주기의 제2 부분동안 스위치(S201)는 개방되고 스위치(S202)는 단락된다. 제5도에는 적절한 파형
Figure kpo00003
와 ψ가 도시되며, 이후부터는
Figure kpo00004
위상으로 지칭되는 신호
Figure kpo00005
가 논리고인 주기동안 스위치(S201)는 단락되고, 이후부터 위상으로 지칭되는 신호ψ가 논리고인 주기동안 스위치(S202)는 단락된다.
전류도 다음과 같이 작동한다. 주기 pn 동안, 입력 전류 in은 입력(200)에 인가된다. 그 결과, 스위치(S201) 및 커패시터(C201)와 함께 트랜지스터(T201) 내지 (T204)를 포함하는 제1 메모리 셀의 입력에 전류 j+i가 공급된다. 스위치(S201)가 단락될때, 제1 메모리 셀은 전류 미러 회로와 동등하다. 커패서터(C201)는 이것이 트랜지스터(T202)의 게이트 전위에 이르고 후속적으로 전류 j+in이 트랜지스터(T203)의 출력에서 반영될 때까지 전류 j+in에 의해 충전된다. 샘플링 주기 pn의
Figure kpo00006
위상의 종료시에, 스위치(S201)는 개방되고, 트랜지스터(T203)의 게이트에서의 전압은 커패시터(C201)상의 전하에 의해 입력 전류 j+in에 의해 세트된 값으로 유지된다. 전류 j+in은 샘플링 주기 pn의 ψ 위상동안 트랜지스터(T204)의 드레인 전극에서부터 쓸 수 있다. 전류 i+in은 또한, 전류 미러 회로의 트랜지스터(T230, T231) 를 포함하는 제2 출력 분기에서도 발생되며, 따라서 트랜지스터(T232)에 인간되어, 제2 메모리 셀에서 캐스코드 접속된 트랜지스터(T205)와 (T208)용의 정확한 전압을 발생하게 된다.
샘플링 주기 pn의 ψ 위상동안, 스위치(S202)는 단락되고, 따라서, 트랜지스터(T205) 내지 (T208), 스위치(S202) 및 커패시터(C202)를 포함하는 메모리 셀이 전류 미러 회로를 형성한다. 커패시터(C202)는, 그 전압이 트랜지스터(T206)의 게이트 전위에 이르고, 후속적으로 출력 전류 j+in이 트랜지스터(T208)의 드레인 전극에서 발생될때까지 입력 전류 j+in에의해 충전된다. 샘플링 주가 Pn의 ψ위상의 종료시에, 스위치(S202)가 개발된다. 트랜지스터(T208)의 드레인 전국에서 발생된 전류는 커패시터(C202)상의 전하에 의해 j+in의 값으로 유지된다.
샘플링　주기　Ｐｎ＋1의
Figure kpo00007
위상동안, 전류 j+in+1이 제1 메모리 셀의 입력에 인가된다. 그러나, 스위치(S202)가 개방되므로, 제2 메모리 셀의 출력은 준기 Pn+1 동안 j+in과 동일하다. 트랜지스터(T209) 내지 (T212)에 의해 형성된 전류 미러는 제2 메모리 셀의 출력으로부터 바이어스 전류 j를 감하며, 따라서 주기 Pn+1의
Figure kpo00008
위상 동안 출력(210)에서의 출력 전류는 in과 동일하다. 결과적으로, 주기 Pn에서의 샘플링된 입력 전류는 주기 Pn+1에서의 출력에서 재생된다. 달리 말하면 회로는 1샘플링 주기동안 입력 전류를 저장했거나 또는 1 샘플링 주기 지연을 유발했다.
제1 메모리 셀의 캐스코드 접속된 트랜지스터(T201)용의 바이어스 전압은 제2 메모리 셀의 제2 출력 분기를 통해 유도된다. 결과적으로, 어떤 샘플링 주기의
Figure kpo00009
위상의 부분동안, 제1 메모리 셀의 캐스코드 접속된 트랜지스터상의 바이어스는 1샘플링 주기 뒤진다. 그러가, 결과적인 바이어스 전압은 커패시터(C201)를 충전하도록 채택된 시간이 한 샘플링 주기의
Figure kpo00010
우싱 전체를 점유하지 않는다면 정확할 것이다.
제4도에 도시된 전류 메모리는 점선의 박스(250), 점선의 접속부(252), 점선의 출력(251)내의 성분을 이용하고, 실선의 출력(210)을 제거함으로써 적분기로 변환될 수 있다. 점선의 바스(250)내의 성분에 위해 부가된 부가 회로는 양의 공급 레일(202)과 p채널 전계 효과 트랜지스터(T250)의 소스 전그 사이에 접속된 저항(R250)을 포함하는데, 트랜지스터(T250)의 게이트 전극은 트랜지스터(T207)의 게이트 전극에 접속된다. 트랜지스터(T250)의 드레인 전극은 p채널 전계 효과 트랜지스터(T251)의 소스 전극에 접속되는데, 트랜지스터(T251)의 게이트 전극은 트랜지스터(T208)의 게이트 전극에 접속된다. 저항(R253)은 음의 공급 레일(203)과 n채널 전계 효과 트랜지스터(T253)의 소스 전극 사이에 접속되는데, 트랜지스터(T253)의 게이트 전극은 트랜지스터(T210)의 게이트 전극에 접속된다. 트랜지스터(T253)의 드레인 전극은 n채널 전계 효과 트랜지스터(T252)의 소스 전극에 접속되는데, 트랜지스터(T252)의 게이트 전극은 트랜지스터(T209)의 게이트 전극에 접속된다. 트랜지스터(T251)과 (T252)의 드레인 전극은 출력(251)에 접속된다. 궤환 접속부(252)는 트랜지스터(T208)의 드레인 전극과 트랜지스터(T201)의 드레인 전극 사이에 접속된다.
적분기는 다음과 같이 작동한다.샘플링 주기 Pn-1의
Figure kpo00011
위상에서의 전류 in은 전류 메모리 회로에 저장되고 궤환 접속부(252)상의 주기 Pn-1의
Figure kpo00012
위상동안 사용할 수있다. 따라서, 주기 Pn-1의
Figure kpo00013
위상에서, 제1 메모리 셀로 입력되는 입력은 j+in+in+1과 동일하다. 이 전류는 또다시 전류 메모리 회로에 저장되고, 샘플링 주기 Pn-2의
Figure kpo00014
위상동안 궤환 접속부(252)의 제2 메모리 셀의 출력에서 사용할 수 있다. 이 전류는 제1 메모리 셀의 입력으로 궤환되고, 새로운 입력 전류 샘플로 부가된다. 트랜지스터(T209) 내지 (T212)에 의해 형성된 전류 미러 회로가 제2 메모리 셀로부터의 출력에서 바이어스 전류 j를 감산하므로 바이어스 전류 j는 궤환되지 않는다. 트랜지스터(T250)과 (T251)는 제2 전류 메모리셀의 제2 출력 분기를 형성하며, 트랜지스터(T252, T253)는 트랜지스터(T209) 내지 (T212)에 의해 형성된 전류 미러 회로의 제2 출력 분기를 형성한다. 트랜지스터(T250) 내지 (T253)은 출력 트랜지스터(T251) 에서 사용할 수 있는 출력이 입력 전류의 적분치의 A배와 동일하다. 제1 메모리 셀과 제2 메모리 셀의 전류비는 요구된 응답 시간을 발생하기 위하여, 그리고 필요할 경우 로시 적분기를 형성하도록 1과는 다를 수도 있다. 따라서, 제2 메모리 셀에 대한 1 이하의 전류 비가 로시 적분기를 형성할 것이다.
제3도와 제4도에 도시된 전류 스케일링 회로의 전류 메모리 회로는 기본적인 단일 단부를 갖는 회로이다. 제1도에 도시된 전류 미러 회로를 이용하여 완전히 다른 형태가 실행될 수 있다. 다른 형태의 스케일링 및 전류 메모리 회로는 하나 또는 그 이상의 미러 회로를 합칠 수 있다. 또한, 예를들면 장치의 미스매칭의 영향을 줄이는 다이나믹 소자 매칭과 같은, 전류 미러 회로에서의 또다른 공지된 기술이 합쳐질 수 있다. 다이나믹 소자 매칭은 1983년 6월16일자의 "전자 공학"지에 루디 반 데르 플라스췌에 의해 "다이나믹 소자 매칭은 칩상에 초시간적 변환기를 추진한다"라는 명칭의 논문에서 설명되어 있다. 요청에 따라서, 소스 저하 저항은 생략될 수도 있다. 또한, 캐스코드 접속된 트랜지스터는 각각의 선로에서 접속될 수도 있으며, 이 경우 또다른 캐스코드 접속된 크랜지스터가 적절히 바이어스될 수 있도록 제공될 수도 있다. 제2쌍의 캐스코드 접속된 트랜지스터가 사용될 때 바이어스 전압 발생기는 제2쌍의 캐스코드 접속된 트랜지스터의 채널폭 대 길의 비의 1/9의 채널폭 대 길이의 비를 갖는 다이오드 접속된 트랜지스터를 포함한다. 제3쌍의 캐스코드 접속된 트랜지스터의 경우, 바이어스 전압 발생 트랜지스터의 채널폭 대 길이의 비는 캐스코드 접속된 트랜지스터의 채널폭 대 길이의 비의 1/16이어야 한다. 채널폭 대 길이비가 1/인 일반식이 적용되는데, 여기서 m은 다이오드 접속된 트랜지스터에서 계산하여 분기에서의 트랜지스터의 수와 동일하다.
본 설명을 읽어보면, 이 기술분야의 기술자에게는 다른 변형이 가능함이 명백히 드러난다. 그러한 변형은 전기 또는 전자 회로와 그 성분의 설계 및 이용에서 이미 공지되어 있고 본 명세서에서 이미 설명된 특성에 대신하거나 또는 그에 부가할 수 있는 다른 특성을 수반할 수도 있다. 특성의 특정 조합에 대해 본 출원에서 청구범위가 이미 형식화 되었지만, 본 출원의 설명의 범위는 새로운 특성 또는, 이 기술의 기술자에게 명백할 하나 이상의 그러한 특성의 일반화를 설명한 특성의 새로운 조합을 포함할 수도 있다. 출원인은 본 발명의 실행이나 또는 본 발명에서 파생된 또다른 출원의 실행동안 새로운 청구범위는 그러한 특징과 그러한 특성의 조합으로 공식화 될 수 있음을 보여주고 있다.

Claims (10)

  1. 각각의 샘플 신호가 전류 형태이며, 소정의 비율로 하나 이상의 선행 샘플 주기에서 입력 샘플 전류로부터 유도된 전류와 현재의 샘플 주기내의 입력 샘플 전류를 결합하는 수단과, 연속적인 샘플 주기에서 상기 결합 수단에 의해 발생된 상기 결합 전류로부터 처리된 출력 신호를 유도하는 수단을 구비하는 샘플된 아날로그 전기 신호를 처리하기 위한 회로 장치에 있어서, 적어도 하나의 전류 미러 회로 장치를 포함하는데, 상기 전류 미러 회로 장치는 제1 전류 미러 회로의 입력 회로 브랜치에 접속되는 입력 및 상기 제1 전류 미러 회로의 출력 회로 브랜치에 접속되는 출력을 구비하며, 상기 입력 회로 브랜치는 직렬의 제1 및 제2 MOS 트랜지스터 장치를 구비하고, 상기 출력 회로 브랜치는 직렬의 제3 및 제4 MOS 트랜지스터 장치를 비하며, 상기 제1 및 제3 트랜지스터의 게이트 전극은 상기 제1 및 제3 트랜지스터가 캐스코드(cascode) 접속되도록 바이어스 원(bias source)에 함께 접속되며, 상기 제2 및 제4 트랜지스터의 게이트 전극은 상기 입력에 함께 접속되는데, 상기 바이어스 원은 상기 입력 전류와 동일한 바이어스 전류를 발생시키는 수단을 구비하고, 상기 바이어스 전류 발생 수단은 제1 전류 미러 회로의 다른 출력 브랜치, 추가의 다이오드 접속 트랜지스터에 상기 바이어스 전류를 인가하는 수단, 및 상기 캐스코드 접속 트랜지스터의 게이트 전극에 상기 추가 트랜지스터의 드레인 및 전극을 접속하기 위한 수단을 구비하며, 상기 추가 트랜지스터의 길이 대 게이트 폭 비율 및 트랜지스터를 통하는 전류는 Vt+2Von의 전압이 상기 추가의 트랜지스터 양단에서 산출되도록 선택되는데, 여기서 Vt는 임계전압이고 Von은 포화 전압인 것을 특징으로 하는 샘플된 아날로그 전기 신호를 처리하기 위한 회로 장치.
  2. 제1항에 있어서, 상기 바이어스 전류 발생 수단은 제1 전류 미러 회로의 다른 출력 브랜치 및 상기 추가의 트랜지스터 사이에 있는 제2 전류 미러 회로를 추가로 구비하는 것을 특징으로 하는 샘플된 아나로그 전기 신호를 처리하기 위한 회로 장치.
  3. 제2항에 있어서, 상기 제1 전류 미러 회로의 입력 브랜치와 출력 브랜치, 상기 제2 전류 미러 회로의 입력 브랜치와 출력 브랜치 사이의 전류비율은 모두 1:1인 것을 특징으로 하는 샘플된 아날로그 전기 신호를 처리하기 위한 회로 장치.
  4. 제1 내지 제3항중 어느 한 항에 있어서, 상기 제1 전류 미러 회로의 각 브랜치내에 있어서, 상기 추가의 트랜지스터와 직렬인 소오스 축퇴 저항(source degeneation registor)을 포함하는 것을 특징으로 하는 샘플된 아날로그 전기 신호를 처리하기 위한 회로 장치.
  5. 제1항, 2항 또는 3항에 있어서, 제1 전류 미러 회로의 입력 및 출력 브랜치의 각각에서 하나 이상의 추가의 캐스코드 트랜지스터 및 상기 제1 바이어스 전류 발생 수단과 동일한 형태인 상기 트랜지스터 대응의 바이어스 전류 발생 수단을 포함하는데, 상기 바이어스 전류 발생 수단 각각에 있어서 상기 추가 트랜지스터의 게이트 폭대 길이의 비율은 캐스코드 트랜지스터의 1/n2배이며, 예서 n은 캐스코드 접속 트랜지스터쌍의 각 부재와 제1 및 제3 트랜지스터 사이에서 접속 캐스코드 접속 트랜지스터의 수에 2를 더한 것과 같은 것을 특징으로 하는 샘플된 아날로그 전기 신호를 처리하기 위한 회로 장치.
  6. 제1항, 2항 또는 3항에 있어서, 전류 스케일링 회로를 포함하는 것을 특징으로 하는 샘플된 아날로그 신호 처리를 처리하기 위한 회로 장치.
  7. 제1항, 2항 또는 3항에서 명시한 것 같은 전류 미러 회로를 포함하는 전류 메모리 회로에 있어서, 상기 전류 미러 회로가 상기 제1 및 제3 트랜지스터의 게이트 전극 사이의 스위치와 상기 게이트와 제3 트랜지스터의 소오스 전극간에 접속된 커패시터를 포함하여 변형되는 것을 특징으로 하는 전류 메모리 회로.
  8. 제7항에 있어서, 상기 바이어스 전류 발생기가 제3 트랜지스터로부터 유도되는 전류를 공급받는 것을 특징으로 하는 전류 메모리 회로.
  9. 제8항에 있어서, 상기 바이어스 전류 발생기가 제1 트랜지스터로부터 유도되는 전류를 공급받는 것을 특징으로 하는 전류 메모리 회로.
  10. 제7항에서 청구된 것 같은 전류 메모리 회로를 포함하는 것을 특징으로 하는 적분기.
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4958123A (en) * 1987-12-23 1990-09-18 U.S. Philips Corporation Circuit arrangement for processing sampled analogue electrical signals
GB2225885A (en) * 1988-12-08 1990-06-13 Philips Electronic Associated Integrator circuit
GB2225912B (en) * 1988-12-08 1993-09-08 Philips Electronic Associated Current mirror circuit
GB2228351A (en) * 1989-02-17 1990-08-22 Philips Electronic Associated Circuit arrangement for processing sampled analogue electrical signals
GB2231424A (en) * 1989-05-10 1990-11-14 Philips Electronic Associated Integrator circuit
GB2231423A (en) * 1989-05-10 1990-11-14 Philips Electronic Associated Integrator circuit
GB2235799A (en) * 1989-09-06 1991-03-13 Philips Electronic Associated Differentiator circuit
FR2678399B1 (fr) * 1991-06-27 1993-09-03 Thomson Composants Militaires Miroir de courant fonctionnant sous faible tension.
US5451859A (en) * 1991-09-30 1995-09-19 Sgs-Thomson Microelectronics, Inc. Linear transconductors
US5481180A (en) * 1991-09-30 1996-01-02 Sgs-Thomson Microelectronics, Inc. PTAT current source
DE69213213T2 (de) * 1992-04-16 1997-01-23 Sgs Thomson Microelectronics Genauer MOS-Schwellenspannungsgenerator
US5825167A (en) * 1992-09-23 1998-10-20 Sgs-Thomson Microelectronics, Inc. Linear transconductors
US5448156A (en) * 1993-09-02 1995-09-05 Texas Instruments Incorporated Low power voltage regulator
US5373249A (en) * 1993-11-10 1994-12-13 Motorola, Inc. Complementary cascode push-pull amplifier
US5444363A (en) * 1993-12-16 1995-08-22 Advanced Micro Devices Inc. Low noise apparatus for receiving an input current and producing an output current which mirrors the input current
US5477190A (en) * 1994-12-16 1995-12-19 Advanced Micro Devices, Inc. Low voltage linear output buffer operational amplifier
US5654665A (en) * 1995-05-18 1997-08-05 Dynachip Corporation Programmable logic bias driver
US5644269A (en) * 1995-12-11 1997-07-01 Taiwan Semiconductor Manufacturing Company Cascode MOS current mirror with lateral bipolar junction transistor to enhance ouput signal swing
FR2749967B1 (fr) * 1996-06-13 1998-09-25 Sgs Thomson Microelectronics Dispositif de lecture de cellules d'une memoire
US5793231A (en) * 1997-04-18 1998-08-11 Northern Telecom Limited Current memory cell having bipolar transistor configured as a current source and using field effect transistor (FET) for current trimming
GB9711060D0 (en) * 1997-05-30 1997-07-23 Philips Electronics Nv Current memory and circuit arrangement comprising current memories
GB9720712D0 (en) * 1997-10-01 1997-11-26 Philips Electronics Nv Current comparator
JP4000215B2 (ja) * 1998-03-24 2007-10-31 株式会社ルネサステクノロジ 充放電電流発生回路、チャージポンプ回路、ｐｌｌ回路およびパルス幅変調回路
US5959446A (en) * 1998-07-17 1999-09-28 National Semiconductor Corporation High swing current efficient CMOS cascode current mirror
US6124753A (en) * 1998-10-05 2000-09-26 Pease; Robert A. Ultra low voltage cascoded current sources
US6169456B1 (en) * 1999-01-06 2001-01-02 Stmicroelectronics N.V. Auto-biasing circuit for current mirrors
JP2001100854A (ja) * 1999-10-01 2001-04-13 Toyota Autom Loom Works Ltd 定電圧電流回路
US6931605B2 (en) * 2001-03-28 2005-08-16 Council Of Scientific & Industrial Research Simulated circuit layout for low voltage, low paper and high performance type II current conveyor
DE10223562B4 (de) * 2002-05-27 2004-08-26 Xignal Technologies Ag Integrierte Schaltungsanordnung mit einer kaskodierten Stromquelle und einer Einstellschaltung zur Einstellung des Arbeitspunkts der kaskodierten Stromquelle
JP2006133869A (ja) * 2004-11-02 2006-05-25 Nec Electronics Corp Ｃｍｏｓカレントミラー回路および基準電流／電圧回路
WO2007043106A1 (ja) * 2005-09-30 2007-04-19 Fujitsu Limited バイアス回路
DE102006014655A1 (de) * 2006-03-28 2007-10-11 Micronas Gmbh Kaskoden-Spannungs-Erzeugung
TWI342993B (en) * 2007-08-16 2011-06-01 Princeton Technology Corp Method for stabilizing current source
JP5085233B2 (ja) * 2007-08-28 2012-11-28 ルネサスエレクトロニクス株式会社 基準電圧発生回路及びタイマ回路
US9746869B2 (en) * 2013-12-05 2017-08-29 Samsung Display Co., Ltd. System and method for generating cascode current source bias voltage

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1592800A (en) * 1977-12-30 1981-07-08 Philips Electronic Associated Linear amplifier
JPS562017A (en) * 1979-06-19 1981-01-10 Toshiba Corp Constant electric current circuit
JPS56501223A (ko) * 1979-09-27 1981-08-27
US4297646A (en) * 1980-01-25 1981-10-27 Motorola Inc. Current mirror circuit
JPS605085B2 (ja) * 1980-04-14 1985-02-08 株式会社東芝 カレントミラ−回路
FR2494519A1 (fr) * 1980-11-14 1982-05-21 Efcis Generateur de courant integre en technologie cmos
NL8103376A (nl) * 1981-07-16 1983-02-16 Philips Nv Weergeefinrichting.
US4374357A (en) * 1981-07-27 1983-02-15 Motorola, Inc. Switched capacitor precision current source
US4477782A (en) * 1983-05-13 1984-10-16 At&T Bell Laboratories Compound current mirror
EP0157607B1 (en) * 1984-04-02 1993-02-10 The Board Of Trustees Of The Leland Stanford Junior University Analog data storage system
US4550284A (en) * 1984-05-16 1985-10-29 At&T Bell Laboratories MOS Cascode current mirror
US4583037A (en) * 1984-08-23 1986-04-15 At&T Bell Laboratories High swing CMOS cascode current mirror
US4618815A (en) * 1985-02-11 1986-10-21 At&T Bell Laboratories Mixed threshold current mirror
JPS61212907A (ja) * 1985-03-18 1986-09-20 Fujitsu Ltd 半導体集積回路
US4667180A (en) * 1986-01-27 1987-05-19 General Datacomm, Inc. Continuous time domain analog-digital converter

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Publication number Publication date
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GB2214018A (en) 1989-08-23
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DE3888136D1 (de) 1994-04-07
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KR890010919A (ko) 1989-08-11
KR960005365B1 (ko) 1996-04-24
JPH01202012A (ja) 1989-08-15

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