JP3167130B2 - 積分回路 - Google Patents
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- JP3167130B2 JP3167130B2 JP20692290A JP20692290A JP3167130B2 JP 3167130 B2 JP3167130 B2 JP 3167130B2 JP 20692290 A JP20692290 A JP 20692290A JP 20692290 A JP20692290 A JP 20692290A JP 3167130 B2 JP3167130 B2 JP 3167130B2
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- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
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- G11C27/028—Current mode circuits, e.g. switched current memories
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、サンプリングされたアナログ電流の形態で
入力信号を受ける入力部と、動作時に、積分された入力
信号がサンプリングされたアナログ電流の形態で入手可
能になる出力部と、当該積分回路の前記入力部に接続さ
れる入力部及び第２電流メモリ・セル（second current
memory cell）の入力部に接続される出力部を持つ第１
電流メモリ・セルと、前記第１電流メモリ・セルの前記
入力部に接続される第１出力部及び当該積分回路の前記
出力部に接続される第２出力部を持つ前記第２電流メモ
リ・セルとを有する積分回路に関する。
入力信号を受ける入力部と、動作時に、積分された入力
信号がサンプリングされたアナログ電流の形態で入手可
能になる出力部と、当該積分回路の前記入力部に接続さ
れる入力部及び第２電流メモリ・セル（second current
memory cell）の入力部に接続される出力部を持つ第１
電流メモリ・セルと、前記第１電流メモリ・セルの前記
入力部に接続される第１出力部及び当該積分回路の前記
出力部に接続される第２出力部を持つ前記第２電流メモ
リ・セルとを有する積分回路に関する。
（従来の技術） 斯様な積分回路は、1989年２月17日にthe IEE Colloq
uium on Current−Mode Analogue Circuitsにおいて発
売された“スイッチ電流を用いるVLSIのためのアナログ
・サンプリング−データ信号処理（Analogue sampled−
data signal processing for VLSI using switched cur
rents）”という表題のHughes J.B.、Bird N.C.及びMac
Beth I.C.による論文において開示されている。
uium on Current−Mode Analogue Circuitsにおいて発
売された“スイッチ電流を用いるVLSIのためのアナログ
・サンプリング−データ信号処理（Analogue sampled−
data signal processing for VLSI using switched cur
rents）”という表題のHughes J.B.、Bird N.C.及びMac
Beth I.C.による論文において開示されている。
この論文において開示された積分回路は、第２電流メ
モリ・セルから第１電流メモリ・セルへのフィードバッ
ク電流を規定するトランジスタ間の整合に依存する。理
想的な、すなわち非損失性の積分器を作成する場合に
は、ループゲインが１よりも大きくなる場合、換言すれ
ば、フィードバック信号が着実に増大するような整合誤
差がある場合に、この回路が不安定になる可能性があ
る。同様に高Ｑ回路（high Q circuits）が必要とされ
る場合には、積分器の応答（response）がトランジスタ
の整合における誤差に対して非常に敏感（sensitive）
になる。
モリ・セルから第１電流メモリ・セルへのフィードバッ
ク電流を規定するトランジスタ間の整合に依存する。理
想的な、すなわち非損失性の積分器を作成する場合に
は、ループゲインが１よりも大きくなる場合、換言すれ
ば、フィードバック信号が着実に増大するような整合誤
差がある場合に、この回路が不安定になる可能性があ
る。同様に高Ｑ回路（high Q circuits）が必要とされ
る場合には、積分器の応答（response）がトランジスタ
の整合における誤差に対して非常に敏感（sensitive）
になる。
（発明が解決しようとする課題） 本発明の目的は、個々のトランジスタ間の整合に対し
て敏感ではない、冒頭の段落に記載されているような積
分器の提供を可能にすることにある。
て敏感ではない、冒頭の段落に記載されているような積
分器の提供を可能にすることにある。
（課題を解決するための手段） 本発明は、第１電流メモリ・セルにおいて、入力電流
を受ける装置が該第１電流メモリ・セルの出力電流を生
成し、第２電流メモリ・セルにおいて、入力電流を受け
る装置が該第２電流メモリ・セルの第１出力部において
出力電流を生成することを特徴とする冒頭の段落に記載
の積分回路を供する。
を受ける装置が該第１電流メモリ・セルの出力電流を生
成し、第２電流メモリ・セルにおいて、入力電流を受け
る装置が該第２電流メモリ・セルの第１出力部において
出力電流を生成することを特徴とする冒頭の段落に記載
の積分回路を供する。
電流メモリ・セルに、入力電流を感知するのに用いら
れる装置を出力電流を生成するのにも用いさせることに
より、装置の不整合の問題を取り除く。これは当然第２
電流メモリ・セルの第２出力部にはあてはまらないが、
前記第２出力部が帰還経路（the feedback path）内に
ないことから、一定の利得誤差を生じるものの、各サン
プリング期間においては前記利得誤差が前記入力電流に
付加されないので積分処理に影響を及ぼさない。
れる装置を出力電流を生成するのにも用いさせることに
より、装置の不整合の問題を取り除く。これは当然第２
電流メモリ・セルの第２出力部にはあてはまらないが、
前記第２出力部が帰還経路（the feedback path）内に
ないことから、一定の利得誤差を生じるものの、各サン
プリング期間においては前記利得誤差が前記入力電流に
付加されないので積分処理に影響を及ぼさない。
信号電流が他の機能を遂行する１つ以上の積分回路又
は積分回路のモジュールの間に通されることのみを可能
にする実施例においては、当該積分回路の入力部、第１
電流メモリ・セル及び第２電流メモリ・セルの入力部、
前記第１電流メモリ・セルの出力部、前記第２電流メモ
リ・セルの第１出力部並びにバイアス電流源を単一のノ
ードに接続し、バイアス電流が両極性の信号を積分する
ことを可能にする。
は積分回路のモジュールの間に通されることのみを可能
にする実施例においては、当該積分回路の入力部、第１
電流メモリ・セル及び第２電流メモリ・セルの入力部、
前記第１電流メモリ・セルの出力部、前記第２電流メモ
リ・セルの第１出力部並びにバイアス電流源を単一のノ
ードに接続し、バイアス電流が両極性の信号を積分する
ことを可能にする。
第１電流メモリ・セルはMOS電界効果トランジスタを
有しても良く、前記MOS電界効果トランジスタは該MOS電
界効果トランジスタのゲート電極とドレイン電極との間
に接続されるスイッチ、及び入力アナログ電流のサンプ
リング周期と同期をとられたクロック信号により前記ス
イッチの動作を制御する手段を持ち、前記スイッチが閉
じている場合に入力電流が加えられ、前記スイッチが開
いている場合に出力電流が入手可能になる。
有しても良く、前記MOS電界効果トランジスタは該MOS電
界効果トランジスタのゲート電極とドレイン電極との間
に接続されるスイッチ、及び入力アナログ電流のサンプ
リング周期と同期をとられたクロック信号により前記ス
イッチの動作を制御する手段を持ち、前記スイッチが閉
じている場合に入力電流が加えられ、前記スイッチが開
いている場合に出力電流が入手可能になる。
MOSトランジスタ固有のゲート−ソース間容量に加え
て、他のコンデンサを前記MOSトランジスタのゲート電
極とソース電極との間に接続しても良い。
て、他のコンデンサを前記MOSトランジスタのゲート電
極とソース電極との間に接続しても良い。
カスコード接続されたトランジスタを、該カスコード
接続されたトランジスタのソース−ドレイン間パス（so
urce−drain path）で、電流メモリ・セルの一方又は両
方におけるスイッチとMOSトランジスタのドレイン電極
との間に接続しても良い。
接続されたトランジスタのソース−ドレイン間パス（so
urce−drain path）で、電流メモリ・セルの一方又は両
方におけるスイッチとMOSトランジスタのドレイン電極
との間に接続しても良い。
第１電流メモリ・セル及び／又は第２電流メモリ・セ
ルは入力アナログ電流のサンプリング周期と同期をとら
れるスイッチング手段を有するカレントコンベア回路
（a current conveyor circuit）を有しても良く、前記
スイッチング手段により、スイッチが一方の状態にある
際に前記カレントコンベア回路が、該カレントコンベア
回路のｘ入力部に加えられる電流をモニタし、前記スイ
ッチが他方の状態にある際に前記カレントコンベア回路
が、前記スイッチング手段が前記一方の状態にあった際
にｘ入力部に加えられた電流をｘ入力部に再び生成す
る。前記カレントコンベア回路は第２世代カレントコン
ベア回路（a second generation current conveyor cir
cuit）であっても良い。
ルは入力アナログ電流のサンプリング周期と同期をとら
れるスイッチング手段を有するカレントコンベア回路
（a current conveyor circuit）を有しても良く、前記
スイッチング手段により、スイッチが一方の状態にある
際に前記カレントコンベア回路が、該カレントコンベア
回路のｘ入力部に加えられる電流をモニタし、前記スイ
ッチが他方の状態にある際に前記カレントコンベア回路
が、前記スイッチング手段が前記一方の状態にあった際
にｘ入力部に加えられた電流をｘ入力部に再び生成す
る。前記カレントコンベア回路は第２世代カレントコン
ベア回路（a second generation current conveyor cir
cuit）であっても良い。
変形されたカレントコンベア回路の形態で電流メモリ
・セルを構成することにより、前記カレントコンベア回
路のｘ入力部の非常に小さい入力インピーダンスを利用
でき、前記入力部における電流加算（current summin
g）の正確さを最大にすることができる。
・セルを構成することにより、前記カレントコンベア回
路のｘ入力部の非常に小さい入力インピーダンスを利用
でき、前記入力部における電流加算（current summin
g）の正確さを最大にすることができる。
当該積分回路は、バイアス電位源（source of bias p
otential）に接続される反転入力部（inverting inpu
t）、並びに前記第１電流メモリ・セル及び／又は前記
第２電流メモリ・セルにおける前記電界効果トランジス
タのドレイン電極に接続される非反転入力部（non−inv
erting input）を持つ差動増幅器を有しても良く、前記
第１電流メモリ・セル及び／又は前記第２電流メモリ・
セルにおける前記スイッチがそれぞれの前記トランジス
タの前記ドレイン電極に接続される代わりに、前記増幅
器の出力部に接続される。
otential）に接続される反転入力部（inverting inpu
t）、並びに前記第１電流メモリ・セル及び／又は前記
第２電流メモリ・セルにおける前記電界効果トランジス
タのドレイン電極に接続される非反転入力部（non−inv
erting input）を持つ差動増幅器を有しても良く、前記
第１電流メモリ・セル及び／又は前記第２電流メモリ・
セルにおける前記スイッチがそれぞれの前記トランジス
タの前記ドレイン電極に接続される代わりに、前記増幅
器の出力部に接続される。
このことは、電流メモリ・セルの入力部における小さ
いインピーダンスを与え、前記入力部における電流加算
の正確さを高める。
いインピーダンスを与え、前記入力部における電流加算
の正確さを高める。
第２電流メモリ・セルが第３出力部を持っても良く、
前記第２電流メモリ・セルの入力部がノードに接続され
る場合にのみ前記第３出力部が前記ノードに接続され
る。
前記第２電流メモリ・セルの入力部がノードに接続され
る場合にのみ前記第３出力部が前記ノードに接続され
る。
このことは、明確に規定された損失率（loss facto
r）を持ち得る損失性積分器（lossy integrator）を作
成することを可能にする。
r）を持ち得る損失性積分器（lossy integrator）を作
成することを可能にする。
第２電流メモリ・セルが第４出力部を持ち、第１電流
メモリ・セルの入力部がノードに接続される場合に前記
第４出力部は該ノードに接続されるが、前記第２電流メ
モリ・セルの入力部が前記ノードに接続される場合に前
記第４出力部は該ノードに接続されない。このことは、
MOSトランジスタにおける縁効果（edge effects）によ
る誤差の相殺を許容することにより、損失率の規定にお
けるさらなる改善を可能にする。
メモリ・セルの入力部がノードに接続される場合に前記
第４出力部は該ノードに接続されるが、前記第２電流メ
モリ・セルの入力部が前記ノードに接続される場合に前
記第４出力部は該ノードに接続されない。このことは、
MOSトランジスタにおける縁効果（edge effects）によ
る誤差の相殺を許容することにより、損失率の規定にお
けるさらなる改善を可能にする。
当該積分器は、差分入力信号（differential input s
ignals）を積分するように構成され、差分入力信号を受
ける第１入力部及び第２入力部、並びに差分出力信号を
入手可能にする第１出力部及び第２出力部を有しても良
く、前記積分器は請求項１乃至８のいずれか一項に記載
の第１積分器及び第２積分器を有し、前記第１積分器と
前記第２積分器とは、形態において同一であり、前記差
分出力信号を形成すべくこれらの積分器の出力を組み合
わせる。
ignals）を積分するように構成され、差分入力信号を受
ける第１入力部及び第２入力部、並びに差分出力信号を
入手可能にする第１出力部及び第２出力部を有しても良
く、前記積分器は請求項１乃至８のいずれか一項に記載
の第１積分器及び第２積分器を有し、前記第１積分器と
前記第２積分器とは、形態において同一であり、前記差
分出力信号を形成すべくこれらの積分器の出力を組み合
わせる。
このことは、コモンモード干渉（common mode interf
erence）信号に対する感度を低減させ、偶数調波ひずみ
（even order harmonic distortion）を相殺するという
ような利点を得ることができる差分信号の処理を可能に
する。
erence）信号に対する感度を低減させ、偶数調波ひずみ
（even order harmonic distortion）を相殺するという
ような利点を得ることができる差分信号の処理を可能に
する。
以下に添付図を参照して、一例として、本発明の実施
例を記載する。
例を記載する。
（実施例） 第１図は、スイッチS1を介してノード２に接続される
入力部１を有する、本発明による積分回路の第１実施例
の回路図を示している。電流源３、第1nチャネル電界効
果トランジスタT1及び第2nチャネル電界効果トランジス
タT2のドレイン電極、並びに第２スイッチS2及び第３ス
イッチS3もまたノード２に接続される。電流源３の他端
を正の給電ライン（positive supply rail）４に接続す
る一方で、トランジスタT1及びT2のソース電極を負の給
電ライン５に接続する。スイッチS2のもう一方側をトラ
ンジスタT1のゲート電極とコンデンサC1との接合部に接
続する一方で、スイッチS3のもう一方側をトランジスタ
T2のゲート電極とコンデンサC2との接合部に接続する。
コンデンサC1及びC2のもう一方側を負の給電ライン５に
接続する。トランジスタT2のゲート電極を他のｎチャネ
ル電界効果トランジスタT3のゲート電極に接続し、前記
トランジスタT3のソース電極を負の給電ライン５に接続
する。トランジスタT3のドレイン電極を、出力部６に接
続し、且つ電流源７を介して正の給電ライン４に接続す
る。
入力部１を有する、本発明による積分回路の第１実施例
の回路図を示している。電流源３、第1nチャネル電界効
果トランジスタT1及び第2nチャネル電界効果トランジス
タT2のドレイン電極、並びに第２スイッチS2及び第３ス
イッチS3もまたノード２に接続される。電流源３の他端
を正の給電ライン（positive supply rail）４に接続す
る一方で、トランジスタT1及びT2のソース電極を負の給
電ライン５に接続する。スイッチS2のもう一方側をトラ
ンジスタT1のゲート電極とコンデンサC1との接合部に接
続する一方で、スイッチS3のもう一方側をトランジスタ
T2のゲート電極とコンデンサC2との接合部に接続する。
コンデンサC1及びC2のもう一方側を負の給電ライン５に
接続する。トランジスタT2のゲート電極を他のｎチャネ
ル電界効果トランジスタT3のゲート電極に接続し、前記
トランジスタT3のソース電極を負の給電ライン５に接続
する。トランジスタT3のドレイン電極を、出力部６に接
続し、且つ電流源７を介して正の給電ライン４に接続す
る。
第２図は、スイッチS1乃至S3を動作させる制御信号の
波形を示している。各サンプリング周期の信号φ１がハ
イ（high）である間の期間（portion）（以後、期間φ
１と称する）においては、スイッチS1及びS3が閉じられ
るのに対して、各サンプリング期間の信号φ２がハイで
ある間の期間（以後、期間φ２と称する）においては、
スイッチS2が閉じられる。入力部１に加えられる入力は
サンプリング電流（sampled current）を有し、該サン
プリング電流は全サンプリング期間の間一定であり得
る。積分器の整定時間（the settling time）を無視す
る場合には、出力部６における出力が全サンプリング期
間の間一定であるだろう。
波形を示している。各サンプリング周期の信号φ１がハ
イ（high）である間の期間（portion）（以後、期間φ
１と称する）においては、スイッチS1及びS3が閉じられ
るのに対して、各サンプリング期間の信号φ２がハイで
ある間の期間（以後、期間φ２と称する）においては、
スイッチS2が閉じられる。入力部１に加えられる入力は
サンプリング電流（sampled current）を有し、該サン
プリング電流は全サンプリング期間の間一定であり得
る。積分器の整定時間（the settling time）を無視す
る場合には、出力部６における出力が全サンプリング期
間の間一定であるだろう。
第１図に示されている積分器は、入力信号を受ける入
力部１、及び積分された入力信号が入手可能になる出力
部６を有する。第１電流メモリ・セルは、トランジスタ
T1、スイッチS2及びコンデンサC1を有する。コンデンサ
C1は、トランジスタT1の固有のゲートキャパシタンスで
あっても良く、又は付加的なキャパシタンスを設けるこ
とにより増やされても良い。トランジスタT1のドレイン
電極は、スイッチS2が閉じられている場合に前記電流メ
モリ・セルの入力部を形成し、スイッチS2が開かれてい
る場合に前記電流メモリ・セルの出力部を形成する。第
２電流メモリ・セルは、トランジスタT2、スイッチS3及
びコンデンサC2を有し、実質的には第１電流メモリ・セ
ルのように構成され、動作する。しかしながら、第２電
流メモリ・セルはトランジスタT3のドレイン電極からの
第２出力部を持つ。トランジスタT3はトランジスタT2に
おける電流を反映（mirror）し、第２出力部において変
倍された出力電流を生成するためにトランジスタT3の大
きさを拡大縮小しても良い。
力部１、及び積分された入力信号が入手可能になる出力
部６を有する。第１電流メモリ・セルは、トランジスタ
T1、スイッチS2及びコンデンサC1を有する。コンデンサ
C1は、トランジスタT1の固有のゲートキャパシタンスで
あっても良く、又は付加的なキャパシタンスを設けるこ
とにより増やされても良い。トランジスタT1のドレイン
電極は、スイッチS2が閉じられている場合に前記電流メ
モリ・セルの入力部を形成し、スイッチS2が開かれてい
る場合に前記電流メモリ・セルの出力部を形成する。第
２電流メモリ・セルは、トランジスタT2、スイッチS3及
びコンデンサC2を有し、実質的には第１電流メモリ・セ
ルのように構成され、動作する。しかしながら、第２電
流メモリ・セルはトランジスタT3のドレイン電極からの
第２出力部を持つ。トランジスタT3はトランジスタT2に
おける電流を反映（mirror）し、第２出力部において変
倍された出力電流を生成するためにトランジスタT3の大
きさを拡大縮小しても良い。
第１図に示されている積分器及び第３図乃至第12図に
示されている実施例における積分器はｎチャネル電界効
果トランジスタを用いているが、電源及び電流源の極性
を適切に変えることで、ｐチャネル電界効果トランジス
タを用いることが可能である。以下に示すように積分器
の性能を改善するために電流メモリ・セルに対し種々の
変形をなすことができ、斯様な変形された電流メモリ・
セルは、ｎチャネル型若しくはｐチャネル型の何れか又
はこれら２つの組み合わせにおけるここに開示されてい
るいかなる積分回路のいかなる組み合わせにおいても用
いられ得る。
示されている実施例における積分器はｎチャネル電界効
果トランジスタを用いているが、電源及び電流源の極性
を適切に変えることで、ｐチャネル電界効果トランジス
タを用いることが可能である。以下に示すように積分器
の性能を改善するために電流メモリ・セルに対し種々の
変形をなすことができ、斯様な変形された電流メモリ・
セルは、ｎチャネル型若しくはｐチャネル型の何れか又
はこれら２つの組み合わせにおけるここに開示されてい
るいかなる積分回路のいかなる組み合わせにおいても用
いられ得る。
第１図に示されている積分器の動作は以下のように解
析され得る。
析され得る。
サンプリング期間（ｎ−１）の期間φ２の間にトラン
ジスタT1を介する電流I1は、次の関係式によって与えら
れる。
ジスタT1を介する電流I1は、次の関係式によって与えら
れる。
ここで、I2はトランジスタT2を介する電流であり、I3は
トランジスタT3を介する電流であり、i0（ｎ−１）はサ
ンプリング期間（ｎ−１）中の出力部６における電流で
ある。サンプリング期間ｎの期間φ１の間は、 I3/A＝I2＝2j−I1＋ｉ（ｎ） となり、ここで、ｉ（ｎ）はサンプリング期間ｎの間の
入力部１における電流である。
トランジスタT3を介する電流であり、i0（ｎ−１）はサ
ンプリング期間（ｎ−１）中の出力部６における電流で
ある。サンプリング期間ｎの期間φ１の間は、 I3/A＝I2＝2j−I1＋ｉ（ｎ） となり、ここで、ｉ（ｎ）はサンプリング期間ｎの間の
入力部１における電流である。
I3＝Aj−i0（ｎ−１）＋Ai（ｎ） i0（ｎ）＝Aj−I3 ＝i0（ｎ−１）−Ai（ｎ） ｚ領域に変換すると、 となる。
斯くして、逆方向オイラー理想積分器（Backward Eul
er Ideal Integrator）が実現されている。
er Ideal Integrator）が実現されている。
順方向オイラー理想積分器（Forward Euler Ideal In
tegrator）を実現するためには、各サンプリング周期の
期間φ２の間にスイッチS1及びS2を閉じる一方で、各サ
ンプリング期間の期間φ１の間にスイッチS3を閉じる。
斯様な積分器の動作は、逆方向オイラー理想積分器の解
析で用いた記号と同じ記号を用いて以下のように解析さ
れ得る。
tegrator）を実現するためには、各サンプリング周期の
期間φ２の間にスイッチS1及びS2を閉じる一方で、各サ
ンプリング期間の期間φ１の間にスイッチS3を閉じる。
斯様な積分器の動作は、逆方向オイラー理想積分器の解
析で用いた記号と同じ記号を用いて以下のように解析さ
れ得る。
サンプリング期間（ｎ−１）の期間φ２の間は、 I1＝2j＋ｉ（ｎ−１）−I2 ＝2j＋ｉ（ｎ−１）−〔ｊ−i0（ｎ−１）/A〕 ＝ｊ＋ｉ（ｎ−１）＋i0（ｎ−１）/A となる。
サンプリング期間ｎの期間φ１の間は、 I2＝I3/A＝ｊ−i0（ｎ）/A ＝2j−I1 ＝2j−〔ｊ＋ｉ（ｎ−１）＋i0（ｎ−１）/A〕 ｊ−ｉ（ｎ−１）−i0（ｎ−１）/A＝ｊ−i0（ｎ）/A ｉ（ｎ−１）＋i0（ｎ−１）/A＝i0（ｎ）/A となる。
ｚ領域に変換すると、 となる。
バイリニア理想積分器は、スイッチ４を介する他の入
力部８からノード２への点線で示されている接続線を設
けることにより実現され得る。各サンプリング期間の期
間φ１の間にはスイッチS1を閉じ、入力部１が入力電流
ｉを受ける一方で、各サンプリング期間の期間φ２の間
にはスイッチS4を閉じ、入力部８が入力電流−ｉを受け
る。この積分器の動作は、以下のように解析され得る。
力部８からノード２への点線で示されている接続線を設
けることにより実現され得る。各サンプリング期間の期
間φ１の間にはスイッチS1を閉じ、入力部１が入力電流
ｉを受ける一方で、各サンプリング期間の期間φ２の間
にはスイッチS4を閉じ、入力部８が入力電流−ｉを受け
る。この積分器の動作は、以下のように解析され得る。
サンプリング期間（ｎ−１）の期間φ２の間は、 I1＝2j−ｉ（ｎ−１）−I2 I2＝I3/A＝ｊ−i0（ｎ−１）/A I1＝ｊ−ｉ（ｎ−１）＋i0（ｎ−１）/A となる。
サンプリング期間ｎの期間φ１の間は、 I2＝2j＋ｉ（ｎ）−I1 ＝ｊ＋ｉ（ｎ）＋ｉ（ｎ−１）−i0（ｎ−１）/A ＝I3/A ＝ｊ−i0（ｎ）/A となる。従って、 i0（ｎ）/A＝−ｉ（ｎ）−ｉ（ｎ−１）＋i0（ｎ−１）/A i0（ｎ）−i0（ｎ−１）＝−Ａ〔ｉ（ｎ）＋ｉ（ｎ−１）〕 となる。ｚ領域に変換すると、 となる。
フィードフォワード入力は、本出願人の同時係属出願
第89107501.5号（出願人整理番号PHB33552;特願平２−1
18837号；特開平３−3515）において開示されているよ
うな積分器に加えられ得る。これは、他の入力部９とノ
ード２との間の点線で示されている接続線を設けること
により達成される。
第89107501.5号（出願人整理番号PHB33552;特願平２−1
18837号；特開平３−3515）において開示されているよ
うな積分器に加えられ得る。これは、他の入力部９とノ
ード２との間の点線で示されている接続線を設けること
により達成される。
逆方向オイラー・マッピング（the Backward Euler m
apping）を行う場合、即ち、各サンプリング期間の期間
φ１の間にスイッチS1が閉じられる場合に、解析される
フィードフォワード入力を持つ回路の動作は、以下のよ
うであり得る。
apping）を行う場合、即ち、各サンプリング期間の期間
φ１の間にスイッチS1が閉じられる場合に、解析される
フィードフォワード入力を持つ回路の動作は、以下のよ
うであり得る。
入力電流i1は入力部１に印加され、入力電流i2は入力
部９に印加されると仮定する。
部９に印加されると仮定する。
サンプリング期間（ｎ−１）の期間φ２の間は、 I1＝2j＋i2（ｎ−１）−I2 及び I2＝I3/A＝ｊ−i0（ｎ−１）Ａ となる。従って、 I1＝ｊ＋i2（ｎ−１）＋i0（ｎ−１）/A となる。
サンプリング期間ｎの期間φ１の間は、 I2＝i1（ｎ）＋i2（ｎ）＋2j−I1 ＝I3/A＝ｊ−i0（ｎ）/A ｊ−i0（ｎ）/A＝2j＋i1（ｎ）＋i2（ｎ）−ｊ−i2（ｎ−１）−i0（ｎ−１）/A i0（ｎ）−i0（ｎ−１）＝−Ａ〔i2（ｎ）−i2（ｎ−１）＋i1（ｎ）〕 となる。
ｚ領域に変換すると、 となる。
これは、入力電流i1の逆方向オイラー理想積分、並び
に入力電流i2の変倍及び信号の反転（signal inversio
n）を伴うフィードフォワードに相当する。
に入力電流i2の変倍及び信号の反転（signal inversio
n）を伴うフィードフォワードに相当する。
２つ以上のフィードフォワード入力部が設けられても
良く、故に複数の源（sources）からの信号が積分回路
を介するフィードフォワードであっても良いことは明ら
かであろう。同様に、複数の源からの信号が同時に積分
され得るように複数の切り換え可能入力部（switched i
nputs）が設けられても良い。このことは、積分器が１
つ以上の信号源に対してバイリニア積分器として作用す
る一方で、他の信号に対しては順方向オイラー積分器と
して、さらに他の信号に対しては逆方向オイラー積分器
として同時に作用するというようなことであり得る。斯
様な同時に加えられる、処理（handle）され得る信号の
数は、電流メモリ・セルの入力インピーダンス及び信号
源の出力インピーダンスに依存するであろう。
良く、故に複数の源（sources）からの信号が積分回路
を介するフィードフォワードであっても良いことは明ら
かであろう。同様に、複数の源からの信号が同時に積分
され得るように複数の切り換え可能入力部（switched i
nputs）が設けられても良い。このことは、積分器が１
つ以上の信号源に対してバイリニア積分器として作用す
る一方で、他の信号に対しては順方向オイラー積分器と
して、さらに他の信号に対しては逆方向オイラー積分器
として同時に作用するというようなことであり得る。斯
様な同時に加えられる、処理（handle）され得る信号の
数は、電流メモリ・セルの入力インピーダンス及び信号
源の出力インピーダンスに依存するであろう。
第３図は、損失性積分器を示している。第３図に示さ
れている回路は、スイッチS50を介してノード51に接続
される入力部50を持つ。電流源52をノード51と正の給電
ライン53との間に接続する。２つのｎチャネル電界効果
トランジスタT51及びT52のドレイン電極並びに３つのス
イッチS51、S52及びS53の一方側もまたノード51に接続
される。トランジスタT51及びT52のソース電極を負の給
電ライン54に接続する。スイッチS51の他方側をトラン
ジスタT51のゲート電極とコンデンサC51との接合部に接
続する一方で、スイッチS52の他方側をトランジスタT52
のゲート電極とコンデンサC52との接合部に接続する。
コンデンサC51及びC52の他端を負の給電ライン54に接続
する。電流源55を、スイッチS53の他方側とｎチャネル
電界効果トランジスタT53のドレイン電極との接合部と
正の給電ライン53との間に接続し、前記トランジスタT5
3のソース電極を負の給電ライン54に接続する。電流源5
6を、出力端子57とｎチャネル電界効果トランジスタT54
のドレイン電極との接合部と正の給電ライン53との間に
接続し、前記トランジスタT54のソース電極を負の給電
ライン54に接続する。トランジスタT52のゲート電極を
トランジスタT53及びT54のゲート電極に接続する。
れている回路は、スイッチS50を介してノード51に接続
される入力部50を持つ。電流源52をノード51と正の給電
ライン53との間に接続する。２つのｎチャネル電界効果
トランジスタT51及びT52のドレイン電極並びに３つのス
イッチS51、S52及びS53の一方側もまたノード51に接続
される。トランジスタT51及びT52のソース電極を負の給
電ライン54に接続する。スイッチS51の他方側をトラン
ジスタT51のゲート電極とコンデンサC51との接合部に接
続する一方で、スイッチS52の他方側をトランジスタT52
のゲート電極とコンデンサC52との接合部に接続する。
コンデンサC51及びC52の他端を負の給電ライン54に接続
する。電流源55を、スイッチS53の他方側とｎチャネル
電界効果トランジスタT53のドレイン電極との接合部と
正の給電ライン53との間に接続し、前記トランジスタT5
3のソース電極を負の給電ライン54に接続する。電流源5
6を、出力端子57とｎチャネル電界効果トランジスタT54
のドレイン電極との接合部と正の給電ライン53との間に
接続し、前記トランジスタT54のソース電極を負の給電
ライン54に接続する。トランジスタT52のゲート電極を
トランジスタT53及びT54のゲート電極に接続する。
各サンプリング期間の期間φ１の間にスイッチS52及
びS53を閉じる一方で、各サンプリング期間の期間φ２
の間にスイッチS50及びS51を閉じる。電流源52は電流2j
を生成し、電流源55は電流xjを生成し、電流源56は電流
（１＋ｘ）ｊを生成する。
びS53を閉じる一方で、各サンプリング期間の期間φ２
の間にスイッチS50及びS51を閉じる。電流源52は電流2j
を生成し、電流源55は電流xjを生成し、電流源56は電流
（１＋ｘ）ｊを生成する。
トランジスタT53のチャネル幅／チャネル長の比はト
ランジスタT52のチャネル幅／チャネル長の比のｘ倍で
ある一方で、トランジスタT54のチャネル幅／チャネル
長の比はトランジスタT52のチャネル幅／チャネル長の
（１＋ｘ）倍である。トランジスタT54のチャネル幅／
チャネル長の比は、必ずしもトランジスタT52のチャネ
ル幅／チャネル長の比の（１＋ｘ）倍である必要はない
ことに注意されたい。この値は、単に数学的計算（math
ematics）を簡単にするものであり、いかなる所望のス
ケーリング・ファクタ（scaling factor）も用いられ得
る。
ランジスタT52のチャネル幅／チャネル長の比のｘ倍で
ある一方で、トランジスタT54のチャネル幅／チャネル
長の比はトランジスタT52のチャネル幅／チャネル長の
（１＋ｘ）倍である。トランジスタT54のチャネル幅／
チャネル長の比は、必ずしもトランジスタT52のチャネ
ル幅／チャネル長の比の（１＋ｘ）倍である必要はない
ことに注意されたい。この値は、単に数学的計算（math
ematics）を簡単にするものであり、いかなる所望のス
ケーリング・ファクタ（scaling factor）も用いられ得
る。
第３図において示されている回路の動作は以下のよう
に解析され得る。サンプリング期間（ｎ−１）の期間φ
２の間にトランジスタT51を介する電流I1は次の関係式
によって与えられる。
に解析され得る。サンプリング期間（ｎ−１）の期間φ
２の間にトランジスタT51を介する電流I1は次の関係式
によって与えられる。
I1＝2j＋ｉ（ｎ−１）−I2 ここで、I2はトランジスタT52を介する電流である。
I1＝2j＋ｉ（ｎ−１）−〔（１＋ｘ）ｊ−i0（ｎ−１）〕／（１＋ｘ） ＝ｊ＋ｉ（ｎ−１）＋i0（ｎ−１）／（１＋ｘ） サンプリング期間ｎの期間φ１の間のトランジスタT5
4を介する電流I4は次の関係式によって与えられる。
4を介する電流I4は次の関係式によって与えられる。
I4＝I2＋I3（ここでI3はトランジスタT53を介する電
流である。） ＝2j＋xj−I1 i0（ｎ）＝（１＋ｘ）ｊ−I4 ＝（１＋ｘ）ｊ−〔2j＋xj−ｊ−ｉ（ｎ−１）−i0（ｎ−１）／（１＋ｘ）〕 ＝ｉ（ｎ−１）＋i0（ｎ−１）／（１＋ｘ） ｚ領域に変換すると、 i0（ｚ）＝ｉ（ｚ）z-1＋i0（ｚ）z-1/（１＋ｘ） i0（ｚ）〔１−z-1/（１＋ｘ）〕＝ｉ（ｚ）z-1 Ｈ（ｚ）＝i0（ｚ）/i（ｚ）＝z-1/〔１−z-1/（１＋ｘ）〕 となる。
流である。） ＝2j＋xj−I1 i0（ｎ）＝（１＋ｘ）ｊ−I4 ＝（１＋ｘ）ｊ−〔2j＋xj−ｊ−ｉ（ｎ−１）−i0（ｎ−１）／（１＋ｘ）〕 ＝ｉ（ｎ−１）＋i0（ｎ−１）／（１＋ｘ） ｚ領域に変換すると、 i0（ｚ）＝ｉ（ｚ）z-1＋i0（ｚ）z-1/（１＋ｘ） i0（ｚ）〔１−z-1/（１＋ｘ）〕＝ｉ（ｚ）z-1 Ｈ（ｚ）＝i0（ｚ）/i（ｚ）＝z-1/〔１−z-1/（１＋ｘ）〕 となる。
これは、ファクタｘが損失項（loss term）である順
方向オイラー損失性積分器（Forward Euler Lossy Inte
grator）である。ｘ＝０の場合には理想積分器が形成さ
れることは容易に理解され得る。
方向オイラー損失性積分器（Forward Euler Lossy Inte
grator）である。ｘ＝０の場合には理想積分器が形成さ
れることは容易に理解され得る。
すなわち、Ｈ（ｚ）＝z-1/（１−z-1） 逆方向オイラー損失性積分器（Backward Euler Lossy
Integrator）は、各サンプリング期間の期間φ２の間
よりむしろ期間φ１の間に単にスイッチS50を閉じるこ
とにより構成され得る。バイリニア損失性積分器は、ス
イッチS54を介してノード51に接続される第２切り換え
可能入力部58を設ることにより形成され得る。各サンプ
リング期間の期間φ１の間にスイッチS50が閉じられ、
入力部50が電流ｉを受ける一方で、各サンプリング期間
の期間φ２の間にスイッチS54が閉じられ、入力部58が
電流−ｉを受ける。
Integrator）は、各サンプリング期間の期間φ２の間
よりむしろ期間φ１の間に単にスイッチS50を閉じるこ
とにより構成され得る。バイリニア損失性積分器は、ス
イッチS54を介してノード51に接続される第２切り換え
可能入力部58を設ることにより形成され得る。各サンプ
リング期間の期間φ１の間にスイッチS50が閉じられ、
入力部50が電流ｉを受ける一方で、各サンプリング期間
の期間φ２の間にスイッチS54が閉じられ、入力部58が
電流−ｉを受ける。
逆方向オイラー損失性積分器又はバイリニア損失性積
分器を供するように構成した場合の第３図に示されてい
る回路の解析は、順方向オイラー損失性積分器の解析と
同様に行われ得る。さらに、第３図において点線で示さ
れているように入力部59を直接ノード51に接続した場合
には、フィードフォワード機構（feedforward facilit
y）が積分器に付加される。
分器を供するように構成した場合の第３図に示されてい
る回路の解析は、順方向オイラー損失性積分器の解析と
同様に行われ得る。さらに、第３図において点線で示さ
れているように入力部59を直接ノード51に接続した場合
には、フィードフォワード機構（feedforward facilit
y）が積分器に付加される。
Ｘ＜＜１の場合、高Ｑ回路が形成されるが、トランジ
スタの寸法における縁誤差（edge error）のためｘが良
好に規定されなくなる傾向がある。このことは、ｘの値
を相殺により縁誤差を小さくすることが可能な２つの値
の間の差として規定することにより改善され得る。第４
図に示されている回路は、このことがいかにして達成さ
れ得るかを示している。第４図における構成要素には、
第３図における対応する構成要素と同じ参照符号が付与
されている。スイッチS53の代わりに２つのスイッチS58
とS59とをノード51に接続している点で第４図が第３図
と相違していることが分かる。スイッチS58の他方側
を、電流源58とｎチャネル電界効果トランジスタT58の
ドレイン電極との接合部に接続し、前記トランジスタT5
8のソース電極を負の給電ライン54に接続する。スイッ
チS59の他方側を、電流源59とｎチャネル電界効果トラ
ンジスタT59のドレイン電極との接合部に接続し、前記
トランジスタT59のソース電極を負の給電ライン54に接
続する。トランジスタT58及びT59のゲート電極を、トラ
ンジスタT52のゲート電極に接続する。電流源58及び59
の他方側を正の給電ライン53に接続する。電流源58及び
59、スイッチS58及びS59並びにトランジスタT58及びT59
とが、スイッチS53、電流源55及びトランジスタT53に取
って代わっていることが分かるだろう。電流源58及び59
はそれぞれ電流x1j及びx2jを生成する。トランジスタT5
8及びT59を、トランジスタT58がトランジスタT52により
伝導される電流のx1倍の電流を伝導し、トランジスタT5
9がトランジスタT52により伝導される電流のx2倍の電流
を伝導するような寸法にする。電流源56が電流（１＋
x1）ｊを生成する一方で、トランジスタT54をトランジ
スタT52により生成される電流の（１＋x1）倍の電流を
生成するような寸法にする。各サンプリング期間の期間
φ２の間にスイッチS50、S51及びS59を閉じる一方で、
各サンプリング期間の期間φ１の間にスイッチS52及びS
58を閉じる。
スタの寸法における縁誤差（edge error）のためｘが良
好に規定されなくなる傾向がある。このことは、ｘの値
を相殺により縁誤差を小さくすることが可能な２つの値
の間の差として規定することにより改善され得る。第４
図に示されている回路は、このことがいかにして達成さ
れ得るかを示している。第４図における構成要素には、
第３図における対応する構成要素と同じ参照符号が付与
されている。スイッチS53の代わりに２つのスイッチS58
とS59とをノード51に接続している点で第４図が第３図
と相違していることが分かる。スイッチS58の他方側
を、電流源58とｎチャネル電界効果トランジスタT58の
ドレイン電極との接合部に接続し、前記トランジスタT5
8のソース電極を負の給電ライン54に接続する。スイッ
チS59の他方側を、電流源59とｎチャネル電界効果トラ
ンジスタT59のドレイン電極との接合部に接続し、前記
トランジスタT59のソース電極を負の給電ライン54に接
続する。トランジスタT58及びT59のゲート電極を、トラ
ンジスタT52のゲート電極に接続する。電流源58及び59
の他方側を正の給電ライン53に接続する。電流源58及び
59、スイッチS58及びS59並びにトランジスタT58及びT59
とが、スイッチS53、電流源55及びトランジスタT53に取
って代わっていることが分かるだろう。電流源58及び59
はそれぞれ電流x1j及びx2jを生成する。トランジスタT5
8及びT59を、トランジスタT58がトランジスタT52により
伝導される電流のx1倍の電流を伝導し、トランジスタT5
9がトランジスタT52により伝導される電流のx2倍の電流
を伝導するような寸法にする。電流源56が電流（１＋
x1）ｊを生成する一方で、トランジスタT54をトランジ
スタT52により生成される電流の（１＋x1）倍の電流を
生成するような寸法にする。各サンプリング期間の期間
φ２の間にスイッチS50、S51及びS59を閉じる一方で、
各サンプリング期間の期間φ１の間にスイッチS52及びS
58を閉じる。
第４図に示されている回路の動作は以下のように解析
され得る。サンプリング期間（ｎ−１）の期間φ２の間
にトランジスタT51を介する電流I1は、次の関係式によ
って与えられる。
され得る。サンプリング期間（ｎ−１）の期間φ２の間
にトランジスタT51を介する電流I1は、次の関係式によ
って与えられる。
I1＝2j＋ｉ（ｎ−１）−I2＋x2j−I9 ここで、I2はトランジスタT52を介する電流であり、I
9はトランジスタT59を介する電流である。
9はトランジスタT59を介する電流である。
I2＝I4/（１＋x1） ここで、I4はトランジスタT54を介する電流である。
＝ｊ−i0（ｎ−１）／（１＋x1） ＝I9/x2 従って、 I1＝2j＋ｉ（ｎ−１）−〔ｊ−i0（ｎ−１）／（１＋x1）〕 ＋x2j−〔ｊ−i0（ｎ−１）／（１＋x1）〕x2 ＝ｊ＋i0（ｎ−１）（１＋x2）／（１＋x1）＋ｉ（ｎ−１） サンプリング期間ｎの期間φ１の間では I4＝I2＋I8 ここで、I8はトランジスタT58を介する電流である。
＝2j＋x1j−I1 ＝（１＋x1）ｊ−〔ｉ（ｎ−１）＋i0（ｎ−１）（１＋x2）／（１＋x1）〕 i0（ｎ）＝（１＋x1）ｊ−I4 ＝ｉ（ｎ−１）＋i0（ｎ−１）（１＋x2）／（１＋x1） ｚ領域に変換すると、 i0（ｚ）＝ｉ（ｚ）z-1＋i0（ｚ）z-1（１＋x2）／（１＋x1） Ｈ（ｚ）＝z-1/〔１−z-1（１＋x2）／（１＋x1）〕 ≒z-1/〔１−（１−（x1−x2））z-1〕 となる。
従って、x1＜＜１かつx2＜＜１であると仮定すると、
損失項は、ほぼx1−x2に等しくなる。
損失項は、ほぼx1−x2に等しくなる。
逆方向オイラー積分器及びバイリニア積分器に対し
て、並びに１つ以上のフィードフォワード入力の付加に
対して同様の解析が行われ得る。
て、並びに１つ以上のフィードフォワード入力の付加に
対して同様の解析が行われ得る。
第５図は、本発明による全差動バイリニア損失性積分
器（fully differential Bi−linear Lossy Integrato
r）を示している。第５図に示されている積分器はスイ
ッチS300を介して電流源301とｎチャネル電界効果トラ
ンジスタT301のドレイン電極との接合部に接続される第
１入力部300を持ち、電流源301の他端は正の給電ライン
302に接続され、前記トランジスタT301のソース電極は
負の給電ライン303に接続される。スイッチS301をトラ
ンジスタT301のドレイン電極とゲート電極との間に接続
する一方で、コンデンサC301をトランジスタT301のゲー
ト電極とソース電極との間に接続する。電流源304を正
の給電ライン302とｎチャネル電界効果トランジスタT30
2のドレイン電極との間に接続し、前記トランジスタT30
2のソース電極を負の給電ライン303に接続する。スイッ
チS302をトランジスタT302のドレイン電極とゲート電極
との間に接続する一方で、コンデンサC302をトランジス
タT302のゲート電極とソース電極との間に接続する。ト
ランジスタT302のドレイン電極をトランジスタT301のド
レイン電極に接続するとともに、スイッチS303を介して
ｎチャネル電界効果トランジスタT303のドレイン電極に
接続し、前記トランジスタT303のソース電極を負の給電
ライン303に接続する。電流源305をトランジスタT303の
ドレイン電極と正の給電ライン302との間に接続する。
器（fully differential Bi−linear Lossy Integrato
r）を示している。第５図に示されている積分器はスイ
ッチS300を介して電流源301とｎチャネル電界効果トラ
ンジスタT301のドレイン電極との接合部に接続される第
１入力部300を持ち、電流源301の他端は正の給電ライン
302に接続され、前記トランジスタT301のソース電極は
負の給電ライン303に接続される。スイッチS301をトラ
ンジスタT301のドレイン電極とゲート電極との間に接続
する一方で、コンデンサC301をトランジスタT301のゲー
ト電極とソース電極との間に接続する。電流源304を正
の給電ライン302とｎチャネル電界効果トランジスタT30
2のドレイン電極との間に接続し、前記トランジスタT30
2のソース電極を負の給電ライン303に接続する。スイッ
チS302をトランジスタT302のドレイン電極とゲート電極
との間に接続する一方で、コンデンサC302をトランジス
タT302のゲート電極とソース電極との間に接続する。ト
ランジスタT302のドレイン電極をトランジスタT301のド
レイン電極に接続するとともに、スイッチS303を介して
ｎチャネル電界効果トランジスタT303のドレイン電極に
接続し、前記トランジスタT303のソース電極を負の給電
ライン303に接続する。電流源305をトランジスタT303の
ドレイン電極と正の給電ライン302との間に接続する。
電流源306を正の給電ライン302と２つのｎチャネル電
界効果トランジスタT304及びT305のドレイン電極との間
に接続し、これらトランジスタT304及びT305のソース電
極を負の給電ライン303に接続する。トランジスタT305
のドレイン電極をトランジスタT305のゲート電極に接続
するとともに、ｎチャネル電界効果トランジスタT306の
ゲート電極に接続する。トランジスタT306のソース電極
を負の給電ライン303に接続する一方で、トランジスタT
306のドレイン電極を出力端子307に接続するとともに、
電流源308を介して正の給電ライン302に接続する。トラ
ンジスタT302のゲート電極をトランジスタT303及びT304
のゲート電極に接続する。
界効果トランジスタT304及びT305のドレイン電極との間
に接続し、これらトランジスタT304及びT305のソース電
極を負の給電ライン303に接続する。トランジスタT305
のドレイン電極をトランジスタT305のゲート電極に接続
するとともに、ｎチャネル電界効果トランジスタT306の
ゲート電極に接続する。トランジスタT306のソース電極
を負の給電ライン303に接続する一方で、トランジスタT
306のドレイン電極を出力端子307に接続するとともに、
電流源308を介して正の給電ライン302に接続する。トラ
ンジスタT302のゲート電極をトランジスタT303及びT304
のゲート電極に接続する。
第２入力部310を、スイッチS310を介して電流源311と
ｎチャネル電界効果トランジスタT311のドレイン電極と
の接合部に接続する。電流源311の他端を正の給電ライ
ン302に接続する一方で、トランジスタT311のソース電
極を負の給電ライン303に接続する。スイッチS311をト
ランジスタT311のドレイン電極とゲート電極との間に接
続する一方で、コンデンサC311をトランジスタT311のゲ
ート電極とソース電極との間に接続する。トランジスタ
T311のドレイン電極を、電流源314とｎチャネル電界効
果トランジスタT312のドレイン電極との接合部に接続す
る。電流源314の他端を正の給電ライン302に接続する一
方で、トランジスタT312のソース電極を負の給電ライン
303に接続する。スイッチS312をトランジスタT312のド
レイン電極とゲート電極との間に接続する一方で、コン
デンサC312をトランジスタT312のゲート電極とソース電
極との間に接続する。
ｎチャネル電界効果トランジスタT311のドレイン電極と
の接合部に接続する。電流源311の他端を正の給電ライ
ン302に接続する一方で、トランジスタT311のソース電
極を負の給電ライン303に接続する。スイッチS311をト
ランジスタT311のドレイン電極とゲート電極との間に接
続する一方で、コンデンサC311をトランジスタT311のゲ
ート電極とソース電極との間に接続する。トランジスタ
T311のドレイン電極を、電流源314とｎチャネル電界効
果トランジスタT312のドレイン電極との接合部に接続す
る。電流源314の他端を正の給電ライン302に接続する一
方で、トランジスタT312のソース電極を負の給電ライン
303に接続する。スイッチS312をトランジスタT312のド
レイン電極とゲート電極との間に接続する一方で、コン
デンサC312をトランジスタT312のゲート電極とソース電
極との間に接続する。
トランジスタT312のドレイン電極を、スイッチS313を
介して電流源315とｎチャネル電界効果トランジスタT31
3のドレイン電極との接合部に接続する。電流源315の他
端を正の給電ライン302に接続する一方で、トランジス
タT313のソース電極を負の給電ライン303に接続する。
電流源316を、正の給電ライン302と２つのｎチャネル電
界効果トランジスタT314及びT315のドレイン電極との間
に接続し、これらトランジスタT314及びT315のソース電
極を負の給電ライン303に接続する。トランジスタT315
のドレイン電極をトランジスタT315のゲート電極に接続
するとともに、ｎチャネル電界効果トランジスタT316の
ゲート電極に接続する。トランジスタT316のソース電極
を負の給電ライン303に接続する一方で、トランジスタT
316のドレイン電極を出力端子317に接続するとともに、
電流源318を介して正の給電ライン302に接続する。トラ
ンジスタT312のゲート電極をトランジスタT313及びT314
のゲート電極に接続する。
介して電流源315とｎチャネル電界効果トランジスタT31
3のドレイン電極との接合部に接続する。電流源315の他
端を正の給電ライン302に接続する一方で、トランジス
タT313のソース電極を負の給電ライン303に接続する。
電流源316を、正の給電ライン302と２つのｎチャネル電
界効果トランジスタT314及びT315のドレイン電極との間
に接続し、これらトランジスタT314及びT315のソース電
極を負の給電ライン303に接続する。トランジスタT315
のドレイン電極をトランジスタT315のゲート電極に接続
するとともに、ｎチャネル電界効果トランジスタT316の
ゲート電極に接続する。トランジスタT316のソース電極
を負の給電ライン303に接続する一方で、トランジスタT
316のドレイン電極を出力端子317に接続するとともに、
電流源318を介して正の給電ライン302に接続する。トラ
ンジスタT312のゲート電極をトランジスタT313及びT314
のゲート電極に接続する。
トランジスタT306のドレイン電極をｎチャネル電界効
果トランジスタT317のドレイン電極に接続し、前記トラ
ンジスタT317のソース電極を負の給電ライン303に接続
し、前記トランジスタT317のゲート電極をトランジスタ
T312のゲート電極に接続する。トランジスタT316のドレ
イン電極をｎチャネル電界効果トランジスタT307のドレ
イン電極に接続し、前記トランジスタT307のソース電極
を負の給電ライン303に接続し、前記トランジスタT307
のゲート電極をトランジスタT302のゲート電極に接続す
る。さらに入力部300をスイッチS304を介して電流源311
とトランジスタT311のドレイン電極との接合部に接続す
る一方で、さらに入力部310をスイッチS314を介して電
流源301とトランジスタT301のドレイン電極との接合部
に接続する。
果トランジスタT317のドレイン電極に接続し、前記トラ
ンジスタT317のソース電極を負の給電ライン303に接続
し、前記トランジスタT317のゲート電極をトランジスタ
T312のゲート電極に接続する。トランジスタT316のドレ
イン電極をｎチャネル電界効果トランジスタT307のドレ
イン電極に接続し、前記トランジスタT307のソース電極
を負の給電ライン303に接続し、前記トランジスタT307
のゲート電極をトランジスタT302のゲート電極に接続す
る。さらに入力部300をスイッチS304を介して電流源311
とトランジスタT311のドレイン電極との接合部に接続す
る一方で、さらに入力部310をスイッチS314を介して電
流源301とトランジスタT301のドレイン電極との接合部
に接続する。
電流源301、304、311及び314は電流ｊを生成するよう
に構成され、電流源305及び315は電流xjを生成するよう
に構成され、電流源306、308、316及び318は電流ｊ（１
＋ｘ）/2を生成するように構成される。トランジスタT3
02、T303、T307及びT304により形成されるカレントミラ
ーは、1:x:（１＋ｘ）/2:（１＋ｘ）/2の電流比を持つ
ように構成される。トランジスタT305及びT306により形
成されるカレントミラーは、1:1の電流比を持つように
構成される。トランジスタT312、T313、T317及びT314に
より形成されるカレントミラーは、1:x:（１＋ｘ）/2:
（１＋ｘ）/2の電流比を持つように構成される。トラン
ジスタT315及びT316により形成されるカレントミラー
は、1:1の電流比を持つように構成される。
に構成され、電流源305及び315は電流xjを生成するよう
に構成され、電流源306、308、316及び318は電流ｊ（１
＋ｘ）/2を生成するように構成される。トランジスタT3
02、T303、T307及びT304により形成されるカレントミラ
ーは、1:x:（１＋ｘ）/2:（１＋ｘ）/2の電流比を持つ
ように構成される。トランジスタT305及びT306により形
成されるカレントミラーは、1:1の電流比を持つように
構成される。トランジスタT312、T313、T317及びT314に
より形成されるカレントミラーは、1:x:（１＋ｘ）/2:
（１＋ｘ）/2の電流比を持つように構成される。トラン
ジスタT315及びT316により形成されるカレントミラー
は、1:1の電流比を持つように構成される。
各サンプリング期間の期間φ１（第２図参照）の間に
スイッチS300、S302、S303、S310、S312及びS313を閉じ
る一方で、各サンプリング期間の期間φ２の間にスイッ
チS301、S304、S311及びS314を閉じる。
スイッチS300、S302、S303、S310、S312及びS313を閉じ
る一方で、各サンプリング期間の期間φ２の間にスイッ
チS301、S304、S311及びS314を閉じる。
第５図の回路は基本的に２つの相互接続されたバイリ
ニア積分器を有し、これらのバイリニア積分器の各々は
実質的に第３図に示されている形態のものであることが
分かる。差動出力（differenital outputs）を与えるべ
く各積分器の出力が合計されるので、トランジスタT30
4、T307、T314及びT317のスケーリングは（１＋ｘ）/2
である。各積分器には、合計される電流に対し正しいサ
イン（correct signs）を得るために付加的なカレント
ミラーも必要とされる。
ニア積分器を有し、これらのバイリニア積分器の各々は
実質的に第３図に示されている形態のものであることが
分かる。差動出力（differenital outputs）を与えるべ
く各積分器の出力が合計されるので、トランジスタT30
4、T307、T314及びT317のスケーリングは（１＋ｘ）/2
である。各積分器には、合計される電流に対し正しいサ
イン（correct signs）を得るために付加的なカレント
ミラーも必要とされる。
第６図は第１図に示されている形態の理想積分器を示
しており、該理想積分器においては電流メモリ・セルが
高出力インピーダンスを与えるためにカスコード接続さ
れたトランジスタで形成される。第６図に示されている
ように、この積分器はスイッチS100を介してノード102
に接続される入力部100を持つ。電流源101をノード102
と正の給電ライン103との間に接続する。さらに、ノー
ド102を２つのｎチャネル電界効果トランジスタT101及
びT102のドレイン電極に接続するとともに、２つのスイ
ッチS101及びS102の一方側に接続する。トランジスタT1
01及びT102のソース電極を他の２つのｎチャネル電界効
果トランジスタT103及びT104のドレイン電極にそれぞれ
接続する。スイッチS101の他方側をトランジスタT103の
ゲート電極とコンデンサC101との接合部に接続する一方
で、スイッチS102の他方側をトランジスタT104のゲート
電極とコンデンサC102との接合部に接続する。コンデン
サC101及びC102の他端を負の給電ライン104に接続す
る。トランジスタT103のゲート電極をｎチャネル電界効
果トランジスタT105のゲート電極に接続する一方で、ト
ランジスタT104のゲート電極をｎチャネル電界効果トラ
ンジスタT106のゲート電極に接続する。トランジスタT1
05のドレイン電極をｎチャネル電界効果トランジスタT1
07のソース電極に接続し、前記トランジスタT107のドレ
イン電極をｐチャネル電界効果トランジスタT108のドレ
イン電極及びゲート電極に接続する。トランジスタT108
のゲート電極をｐチャネル電界効果トランジスタT109の
ゲート電極に接続し、前記トランジスタT109のソース電
極を正の給電ライン103に接続し、前記トランジスタT10
9のドレイン電極をｎチャネル電界効果トランジスタT11
0のドレイン電極及びゲート電極に接続する。トランジ
スタT106のドレイン電極をｎチャネル電界効果トランジ
スタT111のソース電極に接続し、前記トランジスタT111
のドレイン電極を出力部105に接続するとともに、電流
源106を介して正の給電ライン103に接続する。トランジ
スタT108のソース電極を正の給電ライン103に接続す
る。トランジスタT110のゲート電極をトランジスタT10
1、T102、T107及びT111のゲート電極に接続する。トラ
ンジスタT103、T104、T105、T106及びT110のソース電極
を、それぞれ抵抗R103、R104、R105、R106及びR110を介
して負の給電ライン104に接続する。
しており、該理想積分器においては電流メモリ・セルが
高出力インピーダンスを与えるためにカスコード接続さ
れたトランジスタで形成される。第６図に示されている
ように、この積分器はスイッチS100を介してノード102
に接続される入力部100を持つ。電流源101をノード102
と正の給電ライン103との間に接続する。さらに、ノー
ド102を２つのｎチャネル電界効果トランジスタT101及
びT102のドレイン電極に接続するとともに、２つのスイ
ッチS101及びS102の一方側に接続する。トランジスタT1
01及びT102のソース電極を他の２つのｎチャネル電界効
果トランジスタT103及びT104のドレイン電極にそれぞれ
接続する。スイッチS101の他方側をトランジスタT103の
ゲート電極とコンデンサC101との接合部に接続する一方
で、スイッチS102の他方側をトランジスタT104のゲート
電極とコンデンサC102との接合部に接続する。コンデン
サC101及びC102の他端を負の給電ライン104に接続す
る。トランジスタT103のゲート電極をｎチャネル電界効
果トランジスタT105のゲート電極に接続する一方で、ト
ランジスタT104のゲート電極をｎチャネル電界効果トラ
ンジスタT106のゲート電極に接続する。トランジスタT1
05のドレイン電極をｎチャネル電界効果トランジスタT1
07のソース電極に接続し、前記トランジスタT107のドレ
イン電極をｐチャネル電界効果トランジスタT108のドレ
イン電極及びゲート電極に接続する。トランジスタT108
のゲート電極をｐチャネル電界効果トランジスタT109の
ゲート電極に接続し、前記トランジスタT109のソース電
極を正の給電ライン103に接続し、前記トランジスタT10
9のドレイン電極をｎチャネル電界効果トランジスタT11
0のドレイン電極及びゲート電極に接続する。トランジ
スタT106のドレイン電極をｎチャネル電界効果トランジ
スタT111のソース電極に接続し、前記トランジスタT111
のドレイン電極を出力部105に接続するとともに、電流
源106を介して正の給電ライン103に接続する。トランジ
スタT108のソース電極を正の給電ライン103に接続す
る。トランジスタT110のゲート電極をトランジスタT10
1、T102、T107及びT111のゲート電極に接続する。トラ
ンジスタT103、T104、T105、T106及びT110のソース電極
を、それぞれ抵抗R103、R104、R105、R106及びR110を介
して負の給電ライン104に接続する。
第６図に示されている回路は、本質的には第１図に示
されている回路と同じであり、当該回路では、とりわけ
積分器の出力部に接続された第２電流メモリ・セル内の
ミラー装置における出力インピーダンスを増加させるべ
く電流メモリ・セルのそれぞれがカスコード接続トラン
ジスタ（cascoded transistors）で形成されている。さ
らに、カレントミラー回路のブランチ（branches）の間
の整合を改善すべくソース縮退抵抗（source degenerat
ion resistor）が包含されている。トランジスタT105、
T107、T108、T109及びT110並びに抵抗R105及びR110は、
カスコード接続されたトランジスタのバイアス電圧生成
装置（bias voltage generating arrangement）を形成
し、該バイアス電圧生成装置は、本出願人の同時係属出
願第8729987号（出願人整理番号PHB33426;特願昭63−32
2205号；特願平１−202012号）に記載されているように
動作し、これをバイアス電圧生成装置の動作の説明のた
め参照されたい。最高の性能を得るためには、２つの電
流メモリ・セルのそれぞれには個別のバイアス電圧生成
装置が設けられるべきである。このことは、バイアス電
圧が個別の電流メモリ・セル内の電流に対し適当な値に
維持されることを保証する。これは、通常２つの電流メ
モリ・セルがきわめて異なる電流で動作しているからで
あり、単一のバイアス源を具備する場合にカスコード接
続トランジスタに対するバイアス電圧は、最大電流を運
ぶトランジスタが飽和したままであること保証するのに
適当な値のものにする必要がある。明らかに、ここに示
されている回路内の電流メモリ・セルの何れか又は全て
は、該電流メモリ・セルはソース縮退抵抗を持つ又は持
たない、例えば本出願人の同時係属出願第8729987号
（出願人整理番号PHB3326;特開平１−202012号）の序章
（introduction）に記載されているような、第６図に示
されている形態以外の形態をとり得る共通の又は個別の
バイアス電圧生成回路を持つ、第６図に示されているよ
うな電流メモリ・セルにより置き換えられても良い。
されている回路と同じであり、当該回路では、とりわけ
積分器の出力部に接続された第２電流メモリ・セル内の
ミラー装置における出力インピーダンスを増加させるべ
く電流メモリ・セルのそれぞれがカスコード接続トラン
ジスタ（cascoded transistors）で形成されている。さ
らに、カレントミラー回路のブランチ（branches）の間
の整合を改善すべくソース縮退抵抗（source degenerat
ion resistor）が包含されている。トランジスタT105、
T107、T108、T109及びT110並びに抵抗R105及びR110は、
カスコード接続されたトランジスタのバイアス電圧生成
装置（bias voltage generating arrangement）を形成
し、該バイアス電圧生成装置は、本出願人の同時係属出
願第8729987号（出願人整理番号PHB33426;特願昭63−32
2205号；特願平１−202012号）に記載されているように
動作し、これをバイアス電圧生成装置の動作の説明のた
め参照されたい。最高の性能を得るためには、２つの電
流メモリ・セルのそれぞれには個別のバイアス電圧生成
装置が設けられるべきである。このことは、バイアス電
圧が個別の電流メモリ・セル内の電流に対し適当な値に
維持されることを保証する。これは、通常２つの電流メ
モリ・セルがきわめて異なる電流で動作しているからで
あり、単一のバイアス源を具備する場合にカスコード接
続トランジスタに対するバイアス電圧は、最大電流を運
ぶトランジスタが飽和したままであること保証するのに
適当な値のものにする必要がある。明らかに、ここに示
されている回路内の電流メモリ・セルの何れか又は全て
は、該電流メモリ・セルはソース縮退抵抗を持つ又は持
たない、例えば本出願人の同時係属出願第8729987号
（出願人整理番号PHB3326;特開平１−202012号）の序章
（introduction）に記載されているような、第６図に示
されている形態以外の形態をとり得る共通の又は個別の
バイアス電圧生成回路を持つ、第６図に示されているよ
うな電流メモリ・セルにより置き換えられても良い。
第１図に示されている装置と同様に（点線で示されて
いる）入力部108及びスイッチS104を設けることによ
り、第６図に示されている積分器はバイリニア積分器の
ように構成され得る。同様に、ノード102に接続される
（点線で示されている）入力部109を設けることによ
り、フィードフォワード機構を付加することができる。
いる）入力部108及びスイッチS104を設けることによ
り、第６図に示されている積分器はバイリニア積分器の
ように構成され得る。同様に、ノード102に接続される
（点線で示されている）入力部109を設けることによ
り、フィードフォワード機構を付加することができる。
第７図は一般的に第１図に示されている形態のもので
ある理想積分器を示しており、該理想積分器においては
電流メモリ・セルが変形カレントコンベア回路を用いて
構成される。第７図に示されている積分器は、スイッチ
S200を介してノード201に接続される入力部200を持つ。
電流源202を正の給電ライン203とノード201との間に接
続する。２つのｐチャネル電界効果トランジスタT200及
びT204のソース電極もまたノード201に接続される。ト
ランジスタT200のドレイン電極を、ｎチャネル電界効果
トランジスタT201のドレイン電極及びスイッチS201の一
方側に接続する。スイッチS201の他方側を、トランジス
タT201のゲート電極、ｎチャネル電界効果トランジスタ
T202のゲート電極、及びコンデンサC201の一端に接続
し、コンデンサC201の他端を負の給電ライン204に接続
する。トランジスタT202のドレイン電極をｐチャネル電
界効果トランジスタT203のドレイン電極及びゲート電極
に接続し、前記トランジスタT203のソース電極をバイア
ス電圧ライン205に接続する。トランジスタT203のゲー
ト電極をスイッチS202を介してトランジスタT200のゲー
ト電極に接続する。トランジスタT201及びT202のソース
電極を負の給電ライン204に接続する。トランジスタT20
0乃至T203、スイッチS201及びS202、並びにコンデンサC
201が、変形カレントコンベア回路の形態で第１電流メ
モリ・セルを形成する。
ある理想積分器を示しており、該理想積分器においては
電流メモリ・セルが変形カレントコンベア回路を用いて
構成される。第７図に示されている積分器は、スイッチ
S200を介してノード201に接続される入力部200を持つ。
電流源202を正の給電ライン203とノード201との間に接
続する。２つのｐチャネル電界効果トランジスタT200及
びT204のソース電極もまたノード201に接続される。ト
ランジスタT200のドレイン電極を、ｎチャネル電界効果
トランジスタT201のドレイン電極及びスイッチS201の一
方側に接続する。スイッチS201の他方側を、トランジス
タT201のゲート電極、ｎチャネル電界効果トランジスタ
T202のゲート電極、及びコンデンサC201の一端に接続
し、コンデンサC201の他端を負の給電ライン204に接続
する。トランジスタT202のドレイン電極をｐチャネル電
界効果トランジスタT203のドレイン電極及びゲート電極
に接続し、前記トランジスタT203のソース電極をバイア
ス電圧ライン205に接続する。トランジスタT203のゲー
ト電極をスイッチS202を介してトランジスタT200のゲー
ト電極に接続する。トランジスタT201及びT202のソース
電極を負の給電ライン204に接続する。トランジスタT20
0乃至T203、スイッチS201及びS202、並びにコンデンサC
201が、変形カレントコンベア回路の形態で第１電流メ
モリ・セルを形成する。
トランジスタT204のドレイン電極をｎチャネル電界効
果トランジスタT205のドレイン電極及びスイッチS205の
一方側に接続する。スイッチS205の他方側を、トランジ
スタT205のゲート電極、ｎチャネル電界効果トランジス
タT206のゲート電極及びコンデンサC205の一端に接続
し、コンデンサC205の他端を負の給電ライン204に接続
する。トランジスタT206のドレイン電極をｐチャネル電
界効果トランジスタT207のドレイン電極及びゲート電極
に接続し、前記トランジスタT207のソース電極をバイア
ス電圧ライン205に接続する。トランジスタT207のゲー
ト電極をスイッチS206を介してトランジスタT204のゲー
ト電極に接続する。トランジスタT205及びT206のソース
電極を負の給電ライン204に接続する。トランジスタT20
4乃至T207、スイッチS205及びS206、並びにコンデンサC
205は、第１電流メモリ・セルと同じ形態の第２電流メ
モリ・セルを形成する。
果トランジスタT205のドレイン電極及びスイッチS205の
一方側に接続する。スイッチS205の他方側を、トランジ
スタT205のゲート電極、ｎチャネル電界効果トランジス
タT206のゲート電極及びコンデンサC205の一端に接続
し、コンデンサC205の他端を負の給電ライン204に接続
する。トランジスタT206のドレイン電極をｐチャネル電
界効果トランジスタT207のドレイン電極及びゲート電極
に接続し、前記トランジスタT207のソース電極をバイア
ス電圧ライン205に接続する。トランジスタT207のゲー
ト電極をスイッチS206を介してトランジスタT204のゲー
ト電極に接続する。トランジスタT205及びT206のソース
電極を負の給電ライン204に接続する。トランジスタT20
4乃至T207、スイッチS205及びS206、並びにコンデンサC
205は、第１電流メモリ・セルと同じ形態の第２電流メ
モリ・セルを形成する。
トランジスタT206のゲート電極をｎチャネル電界効果
トランジスタT208のゲート電極に接続し、前記トランジ
スタT208のソース電極を負の給電ライン204に接続す
る。トランジスタT208のドレイン電極を出力端子206に
接続するとともに、電流源207を介して正の給電ライン2
03に接続する。トランジスタT208は第２電流メモリ・セ
ルの第２出力部を形成し、トランジスタT205及びT206に
関して積分器に対して所望の利得係数（gain factor）
を与えるような寸法にされ得る。
トランジスタT208のゲート電極に接続し、前記トランジ
スタT208のソース電極を負の給電ライン204に接続す
る。トランジスタT208のドレイン電極を出力端子206に
接続するとともに、電流源207を介して正の給電ライン2
03に接続する。トランジスタT208は第２電流メモリ・セ
ルの第２出力部を形成し、トランジスタT205及びT206に
関して積分器に対して所望の利得係数（gain factor）
を与えるような寸法にされ得る。
第７図に示されている回路の動作は基本的には第１図
に示されている回路の動作と同様である。変形カレント
コンベア回路から電流メモリ・セルを形成することは、
スイッチS201及びS202（又は、S205及びS206）が閉じて
いる場合に電流メモリ・セルに対し非常に低い（各目上
は零（nominally zero））入力インピーダンスを与え
る。このことは、複数の電流が合計されてノード201に
おいて生じるような電流メモリ・セルの入力になってい
る場合にとりわけ有利である。このことは、幾つかの電
流源の合計が電流メモリ・セルの入力になっている第３
図及び第４図に示されている損失性積分器のような損失
性積分器を構成する場合により一層著しい。
に示されている回路の動作と同様である。変形カレント
コンベア回路から電流メモリ・セルを形成することは、
スイッチS201及びS202（又は、S205及びS206）が閉じて
いる場合に電流メモリ・セルに対し非常に低い（各目上
は零（nominally zero））入力インピーダンスを与え
る。このことは、複数の電流が合計されてノード201に
おいて生じるような電流メモリ・セルの入力になってい
る場合にとりわけ有利である。このことは、幾つかの電
流源の合計が電流メモリ・セルの入力になっている第３
図及び第４図に示されている損失性積分器のような損失
性積分器を構成する場合により一層著しい。
第８図は、第１世代カレントコンベアの代わりに第２
世代カレントコンベアを用いる第７図の変形例を示して
いる。本願人の出願に係る特願平２−35972号において
開示されているように、カレントコンベアは３ポート回
路網（three port network）であり、該３ポート回路網
のポートをｘ、ｙ及びｚで示すことができる。その端子
の特性は、３つのポートの出力を該出力に対応する入力
に関して与えるハイブリッドマトリックスにより表わさ
れ得る。第１世代カレントコンベアに対し、この関係式
は次のようになる。
世代カレントコンベアを用いる第７図の変形例を示して
いる。本願人の出願に係る特願平２−35972号において
開示されているように、カレントコンベアは３ポート回
路網（three port network）であり、該３ポート回路網
のポートをｘ、ｙ及びｚで示すことができる。その端子
の特性は、３つのポートの出力を該出力に対応する入力
に関して与えるハイブリッドマトリックスにより表わさ
れ得る。第１世代カレントコンベアに対し、この関係式
は次のようになる。
第２世代カレントコンベアに対し、この関係式は次の
ようになる。
ようになる。
カレントコンベア及び該カレントコンベアの実施に関
する更なる情報は、1981年のIEEE Circuits and System
s Magazine,Vol.3,No.1の10乃至14ページにおいて発表
されたUmesh Kumarによる“カレントコンベア：最新技
術の概観（Current Conveyors:A Review of the State
of Art）”という表題の論文及びこの論文で引用されて
いる参考文献を参照することにより入手され得る。この
刊行物に記載されているように、ポートｘとポートｚと
の間の伝達特性は、入力部ｘにおける仮想短絡（virtua
l short circuit）を持つ電流制御電流源（current con
trolled current source）の伝達特性である。カスコー
ド接続のような技術を用いることにより、ポートｚにお
ける出力インピーダンスを非常に大きくすることがで
き、斯くして入力インピーダンスと出力インピーダンス
との間の差を大きくすることができる。カレントコンベ
アに対する入力部が加算ノード（the summing node）を
形成する場合、非常に小さな（仮想短絡）入力インピー
ダンスが正確な電流加算を可能にする。
する更なる情報は、1981年のIEEE Circuits and System
s Magazine,Vol.3,No.1の10乃至14ページにおいて発表
されたUmesh Kumarによる“カレントコンベア：最新技
術の概観（Current Conveyors:A Review of the State
of Art）”という表題の論文及びこの論文で引用されて
いる参考文献を参照することにより入手され得る。この
刊行物に記載されているように、ポートｘとポートｚと
の間の伝達特性は、入力部ｘにおける仮想短絡（virtua
l short circuit）を持つ電流制御電流源（current con
trolled current source）の伝達特性である。カスコー
ド接続のような技術を用いることにより、ポートｚにお
ける出力インピーダンスを非常に大きくすることがで
き、斯くして入力インピーダンスと出力インピーダンス
との間の差を大きくすることができる。カレントコンベ
アに対する入力部が加算ノード（the summing node）を
形成する場合、非常に小さな（仮想短絡）入力インピー
ダンスが正確な電流加算を可能にする。
第８図は、第１図に示されている一般的な形態の理想
積分器において、電流メモリ・セルを実質的に本出願人
の同時係属出願第8903705.5号（出願人整理番号PHB3353
2;特願平２−35972号）に示す通りである変形第２世代
カレントコンベアのように構成している理想積分器を示
している。第８図では第７図における構成要素に対応す
る構成要素には同じ参照符号が付与されており、第７図
に示されている回路に付加したもののみについて以下に
記載する。トランジスタT202のゲート電極をｎチャネル
電界効果トランジスタT210のゲート電極に付加的に接続
し、前記トランジスタT210のソース電極を負の給電ライ
ン204に接続し、前記トランジスタT210のドレイン電極
をｐチャネル電界効果トランジスタT211のドレイン電極
に接続する。トランジスタT211のゲート電極をトランジ
スタT211のドレイン電極及びｐチャネル電界効果トラン
ジスタT212のゲート電極に接続する。トランジスタT211
及びT212のソース電極を正の給電ライン203に接続する
一方で、トランジスタT212のドレイン電極をトランジス
タT203のソース電極及びバイアス電圧ライン205に接続
する。
積分器において、電流メモリ・セルを実質的に本出願人
の同時係属出願第8903705.5号（出願人整理番号PHB3353
2;特願平２−35972号）に示す通りである変形第２世代
カレントコンベアのように構成している理想積分器を示
している。第８図では第７図における構成要素に対応す
る構成要素には同じ参照符号が付与されており、第７図
に示されている回路に付加したもののみについて以下に
記載する。トランジスタT202のゲート電極をｎチャネル
電界効果トランジスタT210のゲート電極に付加的に接続
し、前記トランジスタT210のソース電極を負の給電ライ
ン204に接続し、前記トランジスタT210のドレイン電極
をｐチャネル電界効果トランジスタT211のドレイン電極
に接続する。トランジスタT211のゲート電極をトランジ
スタT211のドレイン電極及びｐチャネル電界効果トラン
ジスタT212のゲート電極に接続する。トランジスタT211
及びT212のソース電極を正の給電ライン203に接続する
一方で、トランジスタT212のドレイン電極をトランジス
タT203のソース電極及びバイアス電圧ライン205に接続
する。
トランジスタT206のゲート電極を、ｎチャネル電界効
果トランジスタT213のゲート電極に接続し、ｎチャネル
電界効果トランジスタT213のソース電極を負の給電ライ
ン204に接続し、ｎチャネル電界効果トランジスタT213
のドレイン電極をｐチャネル電界効果トランジスタT214
のドレイン電極に接続する。トランジスタT214のゲート
電極をトランジスタT214のドレイン電極及びｐチャネル
電界効果トランジスタT215のゲート電極に接続する。ト
ランジスタT214及びT215のソース電極を正の給電ライン
203に接続する一方で、トランジスタT215のドレイン電
極をトランジスタT207のソース電極に接続する。トラン
ジスタT215のドレイン電極を、ｐチャネル電界効果トラ
ンジスタT216のドレイン電極、ｐチャネル電界効果トラ
ンジスタT217のソース電極及びバイアス電圧ライン205
に接続する。トランジスタT216のゲート電極をトランジ
スタT217のゲート電極及びドレイン電極に接続する。ト
ランジスタT217のドレイン電極を電流源208を介して負
の給電ライン204に接続する一方で、トランジスタT216
のソース電極を正の給電ライン203に接続する。
果トランジスタT213のゲート電極に接続し、ｎチャネル
電界効果トランジスタT213のソース電極を負の給電ライ
ン204に接続し、ｎチャネル電界効果トランジスタT213
のドレイン電極をｐチャネル電界効果トランジスタT214
のドレイン電極に接続する。トランジスタT214のゲート
電極をトランジスタT214のドレイン電極及びｐチャネル
電界効果トランジスタT215のゲート電極に接続する。ト
ランジスタT214及びT215のソース電極を正の給電ライン
203に接続する一方で、トランジスタT215のドレイン電
極をトランジスタT207のソース電極に接続する。トラン
ジスタT215のドレイン電極を、ｐチャネル電界効果トラ
ンジスタT216のドレイン電極、ｐチャネル電界効果トラ
ンジスタT217のソース電極及びバイアス電圧ライン205
に接続する。トランジスタT216のゲート電極をトランジ
スタT217のゲート電極及びドレイン電極に接続する。ト
ランジスタT217のドレイン電極を電流源208を介して負
の給電ライン204に接続する一方で、トランジスタT216
のソース電極を正の給電ライン203に接続する。
スイッチS201及びS202が閉じている場合にトランジス
タT200乃至T203及びT210乃至T212は、本出願人の同時係
属出願第8903705.5号（出願人整理番号PHB33532;特願平
２−35972号）において開示されているように第２世代
カレントコンベア回路を形成し、結果としてノード201
における電流加算に対し非常に小さなインピーダンスを
供する。次いで、スイッチS201及びS202が開いている場
合にトランジスタT201及びT200は電流源を形成し、該電
流源はスイッチS201及びS202が閉じていた際にコンデン
サC201に蓄積された電荷に依存する電流を生成する。同
様に、スイッチS205及びS206が閉じている場合にトラン
ジスタT204乃至T207及びT213乃至T215は第２世代カレン
トコンベアを形成する。トランジスタT216及びT217並び
に電流源208からなる装置は、カレントコンベア回路の
ｙ入力部に対するバイアス電圧生成装置を供する。信号
処理能力（signal handling capacity）を最大とするた
めには、バイアス電圧ライン205を正の給電ラインより
低いVdssに保つべきであり、このことはトランジスタT2
16のチャネル幅／チャネル長の比をトランジスタT217の
チャネル幅／チャネル長の比の1/3にすることにより達
成される。各サンプリング期間の一方の期間φ１（φ
２）の間にスイッチS201及びS202を閉じる一方で、各サ
ンプリング期間の他方の期間φ２（φ１）の間にスイッ
チS205及びS206を閉じる。明らかにスイッチのタイミン
グが、逆方向オイラー積分器が形成されるのか、又は順
方向オイラー積分器が形成されるのかを決定するだろ
う。
タT200乃至T203及びT210乃至T212は、本出願人の同時係
属出願第8903705.5号（出願人整理番号PHB33532;特願平
２−35972号）において開示されているように第２世代
カレントコンベア回路を形成し、結果としてノード201
における電流加算に対し非常に小さなインピーダンスを
供する。次いで、スイッチS201及びS202が開いている場
合にトランジスタT201及びT200は電流源を形成し、該電
流源はスイッチS201及びS202が閉じていた際にコンデン
サC201に蓄積された電荷に依存する電流を生成する。同
様に、スイッチS205及びS206が閉じている場合にトラン
ジスタT204乃至T207及びT213乃至T215は第２世代カレン
トコンベアを形成する。トランジスタT216及びT217並び
に電流源208からなる装置は、カレントコンベア回路の
ｙ入力部に対するバイアス電圧生成装置を供する。信号
処理能力（signal handling capacity）を最大とするた
めには、バイアス電圧ライン205を正の給電ラインより
低いVdssに保つべきであり、このことはトランジスタT2
16のチャネル幅／チャネル長の比をトランジスタT217の
チャネル幅／チャネル長の比の1/3にすることにより達
成される。各サンプリング期間の一方の期間φ１（φ
２）の間にスイッチS201及びS202を閉じる一方で、各サ
ンプリング期間の他方の期間φ２（φ１）の間にスイッ
チS205及びS206を閉じる。明らかにスイッチのタイミン
グが、逆方向オイラー積分器が形成されるのか、又は順
方向オイラー積分器が形成されるのかを決定するだろ
う。
第９図は第２世代カレントコンベアを用いた積分器を
示しており、該カレントコンベアは、スイッチS201及び
S202（又はS205及びS206）が開いている場合にポートｘ
における出力インピーダンスを増大させるカスコード接
続されたトランジスタを持つ。ここでもまた、第８図に
示されている回路に付加したもののみについて以下に記
載する。ｎチャネル電界効果トランジスタT220は、トラ
ンジスタT200のドレイン電極とスイッチS201との接合部
に接続されるドレイン電極、及びトランジスタT201のド
レイン電極に接続されるソース電極を持つ。他のｎチャ
ネル電界効果トランジスタT221は、トランジスタT203の
ドレイン電極に接続されるドレイン電極、及びトランジ
スタT202のドレイン電極に接続されるソース電極を持
つ。トランジスタT220のゲート電極をトランジスタT211
のゲート電極及びｎチャネル電界効果トランジスタT222
のゲート電極に接続し、前記トランジスタT222のソース
電極を負の給電ライン204に接続する。トランジスタT22
2のゲート電極をトランジスタT222のドレイン電極及び
ｐチャネル電界効果トランジスタT223のドレイン電極に
接続し、前記トランジスタT223のソース電極をバイアス
電圧ライン205に接続し、前記トランジスタT223のゲー
ト電極をトランジスタT203のゲート電極に接続する。
示しており、該カレントコンベアは、スイッチS201及び
S202（又はS205及びS206）が開いている場合にポートｘ
における出力インピーダンスを増大させるカスコード接
続されたトランジスタを持つ。ここでもまた、第８図に
示されている回路に付加したもののみについて以下に記
載する。ｎチャネル電界効果トランジスタT220は、トラ
ンジスタT200のドレイン電極とスイッチS201との接合部
に接続されるドレイン電極、及びトランジスタT201のド
レイン電極に接続されるソース電極を持つ。他のｎチャ
ネル電界効果トランジスタT221は、トランジスタT203の
ドレイン電極に接続されるドレイン電極、及びトランジ
スタT202のドレイン電極に接続されるソース電極を持
つ。トランジスタT220のゲート電極をトランジスタT211
のゲート電極及びｎチャネル電界効果トランジスタT222
のゲート電極に接続し、前記トランジスタT222のソース
電極を負の給電ライン204に接続する。トランジスタT22
2のゲート電極をトランジスタT222のドレイン電極及び
ｐチャネル電界効果トランジスタT223のドレイン電極に
接続し、前記トランジスタT223のソース電極をバイアス
電圧ライン205に接続し、前記トランジスタT223のゲー
ト電極をトランジスタT203のゲート電極に接続する。
ｎチャネル電界効果トランジスタT224は、トランジス
タT204のドレイン電極とスイッチS205との接合部に接続
されるドレイン電極、及びトランジスタT205のドレイン
電極に接続されるソース電極を持つ。他のｎチャネル電
界効果トランジスタT225は、トランジスタT207のドレイ
ン電極に接続されるドレイン電極、及びトランジスタT2
06のドレイン電極に接続されるソース電極を持つ。トラ
ンジスタT224のゲート電極をトランジスタT225のゲート
電極、ｎチャネル電界効果トランジスタT228のゲート電
極、及びｎチャネル電界効果トランジスタT226のゲート
電極に接続し、前記トランジスタT226のソース電極を負
の給電ライン204に接続する。トランジスタT226のゲー
ト電極をトランジスタT226のドレイン電極及びｐチャネ
ル電界効果トランジスタT227のドレイン電極に接続す
る。トランジスタT227のソース電極をバイアス電圧ライ
ン205に接続する一方で、トランジスタT227のゲート電
極をトランジスタT207のゲート電極に接続する。トラン
ジスタT208のドレイン電極をトランジスタT228のソース
電極に接続する一方で、トランジスタT228のドレイン電
極を出力部206と電流源207との接合部に接続する。
タT204のドレイン電極とスイッチS205との接合部に接続
されるドレイン電極、及びトランジスタT205のドレイン
電極に接続されるソース電極を持つ。他のｎチャネル電
界効果トランジスタT225は、トランジスタT207のドレイ
ン電極に接続されるドレイン電極、及びトランジスタT2
06のドレイン電極に接続されるソース電極を持つ。トラ
ンジスタT224のゲート電極をトランジスタT225のゲート
電極、ｎチャネル電界効果トランジスタT228のゲート電
極、及びｎチャネル電界効果トランジスタT226のゲート
電極に接続し、前記トランジスタT226のソース電極を負
の給電ライン204に接続する。トランジスタT226のゲー
ト電極をトランジスタT226のドレイン電極及びｐチャネ
ル電界効果トランジスタT227のドレイン電極に接続す
る。トランジスタT227のソース電極をバイアス電圧ライ
ン205に接続する一方で、トランジスタT227のゲート電
極をトランジスタT207のゲート電極に接続する。トラン
ジスタT208のドレイン電極をトランジスタT228のソース
電極に接続する一方で、トランジスタT228のドレイン電
極を出力部206と電流源207との接合部に接続する。
カレントコンベア型電流メモリ・セル（current conv
eyor type current memory cell）は、トランジスタT20
2、トランジスタT220及びT221、並びにトランジスタT20
0及びT203のチャネル幅／チャネル長の比がすべて1:1と
なるように構成され得る。この場合、トランジスタT223
のチャネル幅／チャネル長の比がトランジスタT203のチ
ャネル幅／チャネル長の比と同じである一方で、トラン
ジスタT222のチャネル幅／チャネル長の比はトランジス
タT201及びT202のチャネル幅／チャネル長の比の1/4で
ある。従って、スイッチS201及びS202が閉じている場合
にトランジスタT222及びT223により形成されるブランチ
を介する電流は、トランジスタT200、T220及びT201によ
り形成される入力ブランチを介する入力電流に等しい。
結果としてVT＋2Vdssの電圧がカスコード接続トランジ
スタT220及びT221のゲート電極において生成される。ス
イッチS201及びS202が開いている場合、入力ブランチ
は、カスコード接続のため高い出力インピーダンスを持
つ電流源となり、トランジスタT220は、トランジスタT2
20のゲート電極に印加される最適バイアスを電圧を持
つ。これは、コンデンサC201に蓄積される電荷のため入
力電流がトランジスタT223において維持されるので前記
バイアス電圧が、スイッチS201及びS202が閉じている場
合に加えられる電流に依存するからである。トランジス
タT203への電流のミラーリング（mirroring）における
如何なる不平衡（imbalance）もｘ入力部（トランジス
タT200のソース電極）の電圧におけるオフセットしかも
たらさないであろうから、トランジスタT221は省かれ得
ることに注意されたい。
eyor type current memory cell）は、トランジスタT20
2、トランジスタT220及びT221、並びにトランジスタT20
0及びT203のチャネル幅／チャネル長の比がすべて1:1と
なるように構成され得る。この場合、トランジスタT223
のチャネル幅／チャネル長の比がトランジスタT203のチ
ャネル幅／チャネル長の比と同じである一方で、トラン
ジスタT222のチャネル幅／チャネル長の比はトランジス
タT201及びT202のチャネル幅／チャネル長の比の1/4で
ある。従って、スイッチS201及びS202が閉じている場合
にトランジスタT222及びT223により形成されるブランチ
を介する電流は、トランジスタT200、T220及びT201によ
り形成される入力ブランチを介する入力電流に等しい。
結果としてVT＋2Vdssの電圧がカスコード接続トランジ
スタT220及びT221のゲート電極において生成される。ス
イッチS201及びS202が開いている場合、入力ブランチ
は、カスコード接続のため高い出力インピーダンスを持
つ電流源となり、トランジスタT220は、トランジスタT2
20のゲート電極に印加される最適バイアスを電圧を持
つ。これは、コンデンサC201に蓄積される電荷のため入
力電流がトランジスタT223において維持されるので前記
バイアス電圧が、スイッチS201及びS202が閉じている場
合に加えられる電流に依存するからである。トランジス
タT203への電流のミラーリング（mirroring）における
如何なる不平衡（imbalance）もｘ入力部（トランジス
タT200のソース電極）の電圧におけるオフセットしかも
たらさないであろうから、トランジスタT221は省かれ得
ることに注意されたい。
カレントコンベアを２つのブランチにおいて異なる電
流を持つように構成することができ、すなわち、トラン
ジスタT201及びT202、トランジスタT220及びT221、並び
にトランジスタT200及びT203のチャネル幅／チャネル長
の比をすべてA:1とすることができることに注意された
い。これは、T202、T221及びT203を有するブランチにお
ける電流を、蓄わえられている電流より少なくすること
ができ、斯くして回路の総電流消費量を減らすことがで
きるという利点を持つ。この場合には、トランジスタT2
10のチャネル幅／チャネル長の比をトランジスタT201の
チャネル幅／チャネル長の比の1/4にする。
流を持つように構成することができ、すなわち、トラン
ジスタT201及びT202、トランジスタT220及びT221、並び
にトランジスタT200及びT203のチャネル幅／チャネル長
の比をすべてA:1とすることができることに注意された
い。これは、T202、T221及びT203を有するブランチにお
ける電流を、蓄わえられている電流より少なくすること
ができ、斯くして回路の総電流消費量を減らすことがで
きるという利点を持つ。この場合には、トランジスタT2
10のチャネル幅／チャネル長の比をトランジスタT201の
チャネル幅／チャネル長の比の1/4にする。
同様に、トランジスタT223はトランジスタT200のチャ
ネル幅／チャネル長の比のＢ倍のチャネル幅／チャネル
長の比をもっても良く、トランジスタT222はトランジス
タT201のチャネル幅／チャネル長の比のB/4倍のチャネ
ル幅／チャネル長の比を持っても良い。この場合、ライ
ン205において有効電流（net current）が流れず、斯く
して第２世代の動作を維持することを保証するため、ト
ランジスタT213は、トランジスタT212のチャネル幅／チ
ャネル長の比の（Ａ＋Ｂ）倍のチャネル幅／チャネル長
の比を持つ。
ネル幅／チャネル長の比のＢ倍のチャネル幅／チャネル
長の比をもっても良く、トランジスタT222はトランジス
タT201のチャネル幅／チャネル長の比のB/4倍のチャネ
ル幅／チャネル長の比を持っても良い。この場合、ライ
ン205において有効電流（net current）が流れず、斯く
して第２世代の動作を維持することを保証するため、ト
ランジスタT213は、トランジスタT212のチャネル幅／チ
ャネル長の比の（Ａ＋Ｂ）倍のチャネル幅／チャネル長
の比を持つ。
他のカレントコンベア回路をノードに接続しない場合
には、スイッチS202は必要ではないかもしれない。スイ
ッチS202が省かれる場合には、前記メモリ・セルが、電
流源として作用している場合にライン205におけるバイ
アス電圧に対しｘ入力部の電圧をセットすることを試み
る。他のカレントコンベアが同じノードに接続される該
他のカレントコンベアのｘ入力部を持つ場合、前記他の
カレントコンベアもまたライン205におけるバイアス電
圧に対し該他のカレントコンベア自体のｘ入力部をセッ
トしようとするだろう。２つのカレントコンベアの間に
なんらかのオフセットがある場合には、トランジスタT2
00のソース電極における電位がトランジスタT203のソー
ス電極における電位と正確に同じではないかもしれず、
このことがｘ入力部において生成される電流における誤
差を生む。スイッチS201及びS202が開いている場合にｘ
入力部がｚ出力部と等しいとみなみなされ得る場合を除
き、第１電流メモリ・セルにはｚ出力部が設けられない
ことに注意されたい。スイッチS205及びS206が開いてい
る場合に第２電流メモリ・セルはトランジスタT228のド
レイン電極にｚ出力部を持ち、ｘ入力部に擬似−ｚ出力
部（quasi−z output）も持つ。
には、スイッチS202は必要ではないかもしれない。スイ
ッチS202が省かれる場合には、前記メモリ・セルが、電
流源として作用している場合にライン205におけるバイ
アス電圧に対しｘ入力部の電圧をセットすることを試み
る。他のカレントコンベアが同じノードに接続される該
他のカレントコンベアのｘ入力部を持つ場合、前記他の
カレントコンベアもまたライン205におけるバイアス電
圧に対し該他のカレントコンベア自体のｘ入力部をセッ
トしようとするだろう。２つのカレントコンベアの間に
なんらかのオフセットがある場合には、トランジスタT2
00のソース電極における電位がトランジスタT203のソー
ス電極における電位と正確に同じではないかもしれず、
このことがｘ入力部において生成される電流における誤
差を生む。スイッチS201及びS202が開いている場合にｘ
入力部がｚ出力部と等しいとみなみなされ得る場合を除
き、第１電流メモリ・セルにはｚ出力部が設けられない
ことに注意されたい。スイッチS205及びS206が開いてい
る場合に第２電流メモリ・セルはトランジスタT228のド
レイン電極にｚ出力部を持ち、ｘ入力部に擬似−ｚ出力
部（quasi−z output）も持つ。
第10図は第４図に示されている積分器と同じ形態の積
分器を示しており、該積分器は変形能動カレントミラー
（a modified active current mirror）を電流メモリ・
セルとして用いるために変形されている。能動カレント
ミラー回路は、“High Resolution Current−Mode A/D
Converters using Active Current Mirrors"という表題
で、D.G.Nairn及びC.A.T.Salamaにより1988年10月13日
のElectronics Lettersに対する会報（communication）
において開示されている。
分器を示しており、該積分器は変形能動カレントミラー
（a modified active current mirror）を電流メモリ・
セルとして用いるために変形されている。能動カレント
ミラー回路は、“High Resolution Current−Mode A/D
Converters using Active Current Mirrors"という表題
で、D.G.Nairn及びC.A.T.Salamaにより1988年10月13日
のElectronics Lettersに対する会報（communication）
において開示されている。
第10図に示されている回路装置において、第４図に示
されている素子と同じ形態及び機能を持つ素子には同じ
参照符号が付与されており、以下の第10図の説明では、
第４図の実施例にはない特徴のみについて言及する。第
４図の回路は、電流源60、２つのＰチャネル電界効果ト
ランジスタT60及びT61、並びに２つのｎチャネル電界効
果トランジスタT62及びT63を付加し、スイッチS51及びS
52の一方側をノード51に接続する代わりにトランジスタ
T60のドレイン電極とトランジスタT62のドレイン電極と
の接合部に接続することにより変形されている。電流源
60を、トランジスタT60のソース電極とトランジスタT61
のソース電極との接合部と正の給電ライン53との間に接
続する。トランジスタT61のゲート電極をノード51に接
続する一方で、トランジスタT60のゲート電極をバイア
ス電圧源VRに接続する。トランジスタT61のドレイン電
極をトランジスタT63のドレイン電極及びゲート電極に
接続する一方で、トランジスタT60のドレイン電極をト
ランジスタT62のドレイン電極に接続する。トランジス
タT62のゲート電極とトランジスタT63のゲート電極とを
互いに接続する一方で、トランジスタT62及びT63のソー
ス電極を負の給電ライン54に接続する。電流源60及びト
ランジスタT60乃至T63は差動増幅器を形成し、前記差動
増幅器は、ノード51に接続される非反転入力部、バイア
ス電圧源に接続される反転入力部、及びスイッチS51と
スイッチS52との接合部に接続される出力部を持つ。
されている素子と同じ形態及び機能を持つ素子には同じ
参照符号が付与されており、以下の第10図の説明では、
第４図の実施例にはない特徴のみについて言及する。第
４図の回路は、電流源60、２つのＰチャネル電界効果ト
ランジスタT60及びT61、並びに２つのｎチャネル電界効
果トランジスタT62及びT63を付加し、スイッチS51及びS
52の一方側をノード51に接続する代わりにトランジスタ
T60のドレイン電極とトランジスタT62のドレイン電極と
の接合部に接続することにより変形されている。電流源
60を、トランジスタT60のソース電極とトランジスタT61
のソース電極との接合部と正の給電ライン53との間に接
続する。トランジスタT61のゲート電極をノード51に接
続する一方で、トランジスタT60のゲート電極をバイア
ス電圧源VRに接続する。トランジスタT61のドレイン電
極をトランジスタT63のドレイン電極及びゲート電極に
接続する一方で、トランジスタT60のドレイン電極をト
ランジスタT62のドレイン電極に接続する。トランジス
タT62のゲート電極とトランジスタT63のゲート電極とを
互いに接続する一方で、トランジスタT62及びT63のソー
ス電極を負の給電ライン54に接続する。電流源60及びト
ランジスタT60乃至T63は差動増幅器を形成し、前記差動
増幅器は、ノード51に接続される非反転入力部、バイア
ス電圧源に接続される反転入力部、及びスイッチS51と
スイッチS52との接合部に接続される出力部を持つ。
この装置によりノード51における電圧がVRに近い値に
設定される。入力電流の変動は、スイッチS51又はS52が
閉じているかどうかに依存するトランジスタT51又はT52
のゲート−ソース電位の変動を引き起こし、このことは
ノード51の電圧において小さな変化しかもたらさない。
この変化の振幅、従って電流メモリ・セルの入力インピ
ーダンスは、差動増幅器の利得に依存し、従って非常に
小さくされ得る。第１図乃至第５図に示されている積分
回路の何れに対してもこの変形をなすことができ、第６
図に図示されているカスコード接続電流メモリ・セル
（the cascode起あ沿おで current memory cells）を設
けることもできる。
設定される。入力電流の変動は、スイッチS51又はS52が
閉じているかどうかに依存するトランジスタT51又はT52
のゲート−ソース電位の変動を引き起こし、このことは
ノード51の電圧において小さな変化しかもたらさない。
この変化の振幅、従って電流メモリ・セルの入力インピ
ーダンスは、差動増幅器の利得に依存し、従って非常に
小さくされ得る。第１図乃至第５図に示されている積分
回路の何れに対してもこの変形をなすことができ、第６
図に図示されているカスコード接続電流メモリ・セル
（the cascode起あ沿おで current memory cells）を設
けることもできる。
第11図は理想積分回路を示しており、該理想積分回路
においてはｎチャネル電界効果トランジスタを用いた電
流メモリ・セルをｐチャネル電界効果トランジスタを用
いた電流メモリ・セルと組み合わせて用いる。
においてはｎチャネル電界効果トランジスタを用いた電
流メモリ・セルをｐチャネル電界効果トランジスタを用
いた電流メモリ・セルと組み合わせて用いる。
第11図に示されているように、この積分回路は、スイ
ッチS400を介してノード401に接続される入力部400を持
つ。第１電流源402の一端、第２電流源409の一端、他の
２つのスイッチS401及びS402の一方側、並びにｐチャネ
ル電界効果トランジスタT401及びｎチャネル電界効果ト
ランジスタT402のドレイン電極もまたノード401に接続
される。電流源402の他端を正の給電ライン403に接続す
る一方で、電流源409の他端を負の給電ライン406に接続
する。トランジスタT401のゲート電極をスイッチS401の
他方側とコンデンサC401の一端との接合部及び他のｐチ
ャネル電界効果トランジスタT403のゲート電極に接続
し、コンデンサC401の他端を正の給電ライン403に接続
する。トランジスタT403のソース電極を正の給電ライン
403に接続する一方で、トランジスタT403のドレイン電
極を出力部404に接続するとともに、電流源405を介して
負の給電ライン406に接続する。スイッチS402の他方側
をトランジスタT402のゲート電極とコンデンサC402との
接合部に接続する。コンデンサC402の他端及びトランジ
スタT402のソース電極を負の給電ライン406に接続す
る。
ッチS400を介してノード401に接続される入力部400を持
つ。第１電流源402の一端、第２電流源409の一端、他の
２つのスイッチS401及びS402の一方側、並びにｐチャネ
ル電界効果トランジスタT401及びｎチャネル電界効果ト
ランジスタT402のドレイン電極もまたノード401に接続
される。電流源402の他端を正の給電ライン403に接続す
る一方で、電流源409の他端を負の給電ライン406に接続
する。トランジスタT401のゲート電極をスイッチS401の
他方側とコンデンサC401の一端との接合部及び他のｐチ
ャネル電界効果トランジスタT403のゲート電極に接続
し、コンデンサC401の他端を正の給電ライン403に接続
する。トランジスタT403のソース電極を正の給電ライン
403に接続する一方で、トランジスタT403のドレイン電
極を出力部404に接続するとともに、電流源405を介して
負の給電ライン406に接続する。スイッチS402の他方側
をトランジスタT402のゲート電極とコンデンサC402との
接合部に接続する。コンデンサC402の他端及びトランジ
スタT402のソース電極を負の給電ライン406に接続す
る。
第11図に示されている積分器の動作は以下のように解
析され得る。各サンプリング期間の期間φ１においてス
イッチS400及びS401を閉じ、各サンプリング期間の期間
φ２においてスイッチS401を閉じる。電流源402及び409
が電流ｊを通す一方で、電流源405が電流Ajを通す。ト
ランジスタT403のチャネル幅／チャネル長の比は、トラ
ンジスタT401のチャネル幅／チャネル長の比のＡ倍であ
る。
析され得る。各サンプリング期間の期間φ１においてス
イッチS400及びS401を閉じ、各サンプリング期間の期間
φ２においてスイッチS401を閉じる。電流源402及び409
が電流ｊを通す一方で、電流源405が電流Ajを通す。ト
ランジスタT403のチャネル幅／チャネル長の比は、トラ
ンジスタT401のチャネル幅／チャネル長の比のＡ倍であ
る。
サンプリング期間ｎ−１の期間φ１の間（第２図参
照）のトランジスタT402を介する電流I2は以下の式によ
って与えられる。
照）のトランジスタT402を介する電流I2は以下の式によ
って与えられる。
I2＝I1 （ここで、I1はトランジスタT401を介する電流であ
る。） ＝I3/A （ここで、I3はトランジスタT403を介する電流であ
る。） ＝〔Aj＋i0（ｎ−１）〕/A ＝ｊ＋i0（ｎ−１）/A サンプリング期間ｎの期間φ１の間には、 I1＝I2−ｉ（ｎ） ＝ｊ＋i0（ｎ−１）/A−ｉ（ｎ） ＝ｊ＋i0（ｎ）/A i0（ｎ）/A＝i0（ｎ−１）/A−ｉ（ｎ） となる。
る。） ＝I3/A （ここで、I3はトランジスタT403を介する電流であ
る。） ＝〔Aj＋i0（ｎ−１）〕/A ＝ｊ＋i0（ｎ−１）/A サンプリング期間ｎの期間φ１の間には、 I1＝I2−ｉ（ｎ） ＝ｊ＋i0（ｎ−１）/A−ｉ（ｎ） ＝ｊ＋i0（ｎ）/A i0（ｎ）/A＝i0（ｎ−１）/A−ｉ（ｎ） となる。
ｚ領域に変換すると、 となる。
斯くして理想積分器の逆方向オイラー・マッピングが
達成されている。
達成されている。
各サンプリング期間の期間φ２の間にスイッチS400及
びS402を閉じ、各サンプリング期間の期間φ１の間にス
イッチS401を閉じることにより順方向オイラー理想積分
器を実現することができる。スイッチS404を介する他の
入力部407からノード401への第２の点線で示されている
接続線を設けることにより、バイリニア積分器を実現す
る。各サンプリング期間の期間φ１の間にスイッチS400
及びS401を閉じ、各サンプリング期間の期間φ２の間に
スイッチS402及びS404を閉じる。入力電流ｉを入力部40
0に加える一方で、入力電流−ｉを入力部407に加える。
びS402を閉じ、各サンプリング期間の期間φ１の間にス
イッチS401を閉じることにより順方向オイラー理想積分
器を実現することができる。スイッチS404を介する他の
入力部407からノード401への第２の点線で示されている
接続線を設けることにより、バイリニア積分器を実現す
る。各サンプリング期間の期間φ１の間にスイッチS400
及びS401を閉じ、各サンプリング期間の期間φ２の間に
スイッチS402及びS404を閉じる。入力電流ｉを入力部40
0に加える一方で、入力電流−ｉを入力部407に加える。
順方向オイラー積分器及びバイリニア積分器の解析
は、逆方向オイラー積分器に関して行われた解析と同様
に行われ得る。
は、逆方向オイラー積分器に関して行われた解析と同様
に行われ得る。
他の入力部408をノード401に接続することによりフィ
ードフォワード入力を供することができ、この接続線は
第11図において点線で示されている。この回路の解析
は、第１図に関して行われた解析と同様に行われ得る。
ードフォワード入力を供することができ、この接続線は
第11図において点線で示されている。この回路の解析
は、第１図に関して行われた解析と同様に行われ得る。
明らかに、図示されている基本的な電流メモリ・セル
を第６図乃至第10図のいづれかに示されている電流メモ
リ・セルと置き換えることによって、第11図に示されて
いる積分器を変形することができ、前記第６図乃至第10
図のいづれかに示されている電流メモリ・セルはどちら
の極性の装置を用いて実現されても良く、第３図及び第
４図に示されている損失性積分器と同様の損失性積分器
を作成することができる。さらに、第５図に示されてい
る全差動バージョン（fully differential version）と
等価の他の全差動バージョンを作成することができる。
を第６図乃至第10図のいづれかに示されている電流メモ
リ・セルと置き換えることによって、第11図に示されて
いる積分器を変形することができ、前記第６図乃至第10
図のいづれかに示されている電流メモリ・セルはどちら
の極性の装置を用いて実現されても良く、第３図及び第
４図に示されている損失性積分器と同様の損失性積分器
を作成することができる。さらに、第５図に示されてい
る全差動バージョン（fully differential version）と
等価の他の全差動バージョンを作成することができる。
本開示を読むことにより、当業者にとっては、他の変
形例が明らかとなるであろう。斯かる変形例は、電気回
路又は電子回路及びそれらの構成部品の設計及び使用に
おいて既知であり、且つ、上述した特徴の代わりに又は
それらに追加して使用することが出来るような他の特徴
を含むことが出来る。本出願においては請求項は特定の
特徴の組み合わせに対して記載されているが、本発明の
開示の範囲は、何れかの請求項において現在記載されて
いる発明と同一の発明に関するものであるか否かに拘わ
らず、且つ、本発明が解決するものと同一の課題の何れ
か又は全てを解決するか否かに拘わらず、本明細書で明
示的に又は暗示的に開示された如何なる新規な特徴若し
くはこれら特徴の如何なる新規な組み合わせ又は当業者
にとって明らかであろう１つ以上のこれらの特徴の如何
なる一般化をも含むものと理解されるべきである。出願
人は、如何なる斯かる特徴及び／又は斯かる特徴の組み
合わせに関しても、本出願又は本出願から派生する全て
の他の出願の審査の間に、新しい請求項を記載すること
があることを注記する。
形例が明らかとなるであろう。斯かる変形例は、電気回
路又は電子回路及びそれらの構成部品の設計及び使用に
おいて既知であり、且つ、上述した特徴の代わりに又は
それらに追加して使用することが出来るような他の特徴
を含むことが出来る。本出願においては請求項は特定の
特徴の組み合わせに対して記載されているが、本発明の
開示の範囲は、何れかの請求項において現在記載されて
いる発明と同一の発明に関するものであるか否かに拘わ
らず、且つ、本発明が解決するものと同一の課題の何れ
か又は全てを解決するか否かに拘わらず、本明細書で明
示的に又は暗示的に開示された如何なる新規な特徴若し
くはこれら特徴の如何なる新規な組み合わせ又は当業者
にとって明らかであろう１つ以上のこれらの特徴の如何
なる一般化をも含むものと理解されるべきである。出願
人は、如何なる斯かる特徴及び／又は斯かる特徴の組み
合わせに関しても、本出願又は本出願から派生する全て
の他の出願の審査の間に、新しい請求項を記載すること
があることを注記する。
第１図は、本発明による積分回路の第１実施例の回路図
である。 第２図は、本明細書中に示されている実施例においてス
イッチを作動させるのに用いられるクロック信号を示す
タイミング図である。 第３図は、本発明による積分回路の第２実施例の回路図
である。 第４図は、本発明による積分回路の第３実施例の回路図
である。 第５図は、本発明による積分回路の第４実施例の回路図
である。 第６図は、本発明による積分器の第５実施例の回路図で
ある。 第７図は、本発明による積分器の第６実施例の回路図で
ある。 第８図は、本発明による積分器の第７実施例の回路図で
ある。 第９図は、本発明による積分器の第８実施例の回路図で
ある。 第10図は、本発明による積分器の第９実施例の回路図で
ある。 第11図は、本発明による積分器の第10実施例の回路図で
ある。 T1＆S2＆C1……第１電流メモリ・セル T2＆S3＆C2……第２電流メモリ・セル S201,202,C201……第１電流メモリ・セル S205,206,C205……第２電流メモリ・セル
である。 第２図は、本明細書中に示されている実施例においてス
イッチを作動させるのに用いられるクロック信号を示す
タイミング図である。 第３図は、本発明による積分回路の第２実施例の回路図
である。 第４図は、本発明による積分回路の第３実施例の回路図
である。 第５図は、本発明による積分回路の第４実施例の回路図
である。 第６図は、本発明による積分器の第５実施例の回路図で
ある。 第７図は、本発明による積分器の第６実施例の回路図で
ある。 第８図は、本発明による積分器の第７実施例の回路図で
ある。 第９図は、本発明による積分器の第８実施例の回路図で
ある。 第10図は、本発明による積分器の第９実施例の回路図で
ある。 第11図は、本発明による積分器の第10実施例の回路図で
ある。 T1＆S2＆C1……第１電流メモリ・セル T2＆S3＆C2……第２電流メモリ・セル S201,202,C201……第１電流メモリ・セル S205,206,C205……第２電流メモリ・セル
Claims (12)
- 【請求項１】サンプリングされたアナログ電流の形態で
入力信号を受ける入力部と、動作時に、積分された入力
信号がサンプリングされたアナログ電流の形態で入手可
能になる出力部と、当該積分回路の前記入力部に接続さ
れる入力部及び第２電流メモリ・セルの入力部に接続さ
れる出力部を持つ第１電流メモリ・セルと、前記第１電
流メモリ・セルの前記入力部に接続される第１出力部及
び当該積分回路の前記出力部に接続される第２出力部を
持つ前記第２電流メモリ・セルとを有する積分回路であ
り、前記第１電流メモリ・セルにおいて、前記入力信号
を受ける装置が、該第１電流メモリ・セルの出力信号を
生成し、前記第２電流メモリ・セルにおいて、前記入力
信号を受ける装置が、該第２電流メモリ・セルの前記第
１出力部において出力信号を生成することを特徴とする
積分回路。 - 【請求項２】当該積分回路の前記入力部、前記第１電流
メモリ・セル及び前記第２電流メモリ・セルの前記入力
部、前記第１電流メモリ・セルの前記出力部、前記第２
電流メモリ・セルの前記第１出力部並びにバイアス電流
源を単一のノードに接続し、前記バイアス電流が両極性
の信号を積分することを可能にする請求項１に記載の積
分回路。 - 【請求項３】前記第１電流メモリ・セル及び／又は前記
第２電流メモリ・セルがMOS電界効果トランジスタを有
し、前記MOS電界効果トランジスタは該MOS電界効果トラ
ンジスタのゲート電極とドレイン電極との間に接続され
るスイッチ、及び入力アナログ電流のサンプリング周期
と同期をとられたクロック信号により前記スイッチの動
作を制御する手段を持ち、前記スイッチが閉じている場
合に前記入力信号が加えられ、前記スイッチが開いてい
る場合に前記出力信号が入手可能になる請求項１又は２
に記載の積分回路。 - 【請求項４】前記MOSトランジスタ固有のゲート−ソー
ス間容量に加えて、他のコンデンサを前記MOSトランジ
スタのゲート電極とソース電極との間に接続する請求項
３に記載の積分回路。 - 【請求項５】カスコード接続されたトランジスタを、該
カスコード接続されたトランジスタのソース−ドレイン
間パスで、前記電流メモリ・セルの一方又は両方におけ
る前記スイッチと前記MOSトランジスタのドレイン電極
との間に接続する請求項３又は４に記載の積分回路。 - 【請求項６】前記第１電流メモリ・セル及び／又は前記
第２電流メモリ・セルが前記入力アナログ電流の前記サ
ンプリング周期と同期をとられるスイッチング手段を有
するカレントコンベア回路を有し、前記スイッチング手
段により、前記スイッチが一方の状態にある際に前記カ
レントコンベア回路が、該カレントコンベア回路のｘ入
力部に加えられる電流をモニタし、前記スイッチが他方
の状態にある際に前記カレントコンベア回路が、前記ス
イッチング手段が前記一方の状態にあった際にｘ入力部
に加えられた電流をｘ入力部に再び生成する請求項１乃
至５のいずれか一項に記載の積分回路。 - 【請求項７】前記カレントコンベア回路が第２世代カレ
ントコンベア回路である請求項６に記載の積分回路。 - 【請求項８】バイアス電位源に接続される反転入力部、
並びに前記第１電流メモリ・セル及び／又は前記第２電
流メモリ・セルにおける前記電界効果トランジスタのド
レイン電極に接続される非反転入力部を持つ差動増幅器
を有し、前記第１電流メモリ・セル及び／又は前記第２
電流メモリ・セルにおける前記スイッチがそれぞれの前
記トランジスタの前記ドレイン電極に接続される代わり
に、前記増幅器の出力部に接続される請求項３に記載の
積分回路。 - 【請求項９】差分入力信号を受け、差分出力信号を生成
するように構成される請求項１乃至８のいずれか一項に
記載の積分回路。 - 【請求項１０】前記差分入力信号を受ける第１入力部及
び第２入力部、並びに前記差分出力信号を入手可能にす
る第１出力部及び第２出力部を有する請求項９に記載の
積分回路であり、当該積分回路は請求項１乃至８のいず
れか一項に記載の第１積分回路及び第２積分回路を有
し、前記第１積分回路と前記第２積分回路とは形態にお
いて同一であり、前記第１積分回路及び前記第２積分回
路の出力部が前記差分出力信号を供給する請求項９に記
載の積分回路。 - 【請求項１１】前記第２電流メモリ・セルが第３出力部
を持ち、前記第２電流メモリ・セルの入力部が前記ノー
ドに接続される場合に前記第３出力部は該ノードに接続
されるが、前記第１電流メモリ・セルの入力部が前記ノ
ードに接続される場合に前記第３出力部は該ノードに接
続されない請求項２又は請求項２に従属する請求項３乃
至10のいずれか一項に記載の積分回路。 - 【請求項１２】前記第２電流メモリ・セルが第４出力部
を持ち、前記第１電流メモリ・セルの入力部が前記ノー
ドに接続される場合に前記第４出力部は該ノードに接続
されるが、前記第２電流メモリ・セルの入力部が前記ノ
ードに接続される場合に前記第４出力部は該ノードに接
続されない請求項11に記載の積分回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8917999A GB2234835A (en) | 1989-08-07 | 1989-08-07 | Intergrator circuit |
| GB8917999.8 | 1989-08-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0375978A JPH0375978A (ja) | 1991-03-29 |
| JP3167130B2 true JP3167130B2 (ja) | 2001-05-21 |
Family
ID=10661272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20692290A Expired - Fee Related JP3167130B2 (ja) | 1989-08-07 | 1990-08-06 | 積分回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5109169A (ja) |
| EP (1) | EP0412609B1 (ja) |
| JP (1) | JP3167130B2 (ja) |
| DE (1) | DE69026551T2 (ja) |
| GB (1) | GB2234835A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296752A (en) * | 1991-05-08 | 1994-03-22 | U.S. Philips Corporation | Current memory cell |
| US5227676A (en) * | 1991-09-16 | 1993-07-13 | International Business Machines Corporation | Current mode sample-and-hold circuit |
| GB9204763D0 (en) * | 1992-03-05 | 1992-04-15 | Philips Electronics Uk Ltd | Signal processing arrangements |
| GB9303828D0 (en) * | 1993-02-25 | 1993-04-14 | Imperial College | Switched-transconductance techniques |
| FI93684C (fi) * | 1993-04-23 | 1995-05-10 | Nokia Mobile Phones Ltd | Menetelmä signaalin käsittelemiseksi ja menetelmän mukainen signaalinkäsittelypiiri |
| SE501604C2 (sv) * | 1993-08-13 | 1995-03-27 | Ericsson Telefon Ab L M | Metod och anordning för sampling av elektriska signaler |
| GB9318640D0 (en) * | 1993-09-08 | 1993-10-27 | Philips Electronics Uk Ltd | Integrator |
| GB9500648D0 (en) * | 1995-01-13 | 1995-03-08 | Philips Electronics Uk Ltd | Switched current differentiator |
| US5594390A (en) * | 1995-11-27 | 1997-01-14 | National Semiconductor Corporation | Reduced area, first order R-C filters using current conveyors |
| GB9614271D0 (en) * | 1996-07-06 | 1996-09-04 | Philips Electronics Nv | Current memory |
| US5783952A (en) * | 1996-09-16 | 1998-07-21 | Atmel Corporation | Clock feedthrough reduction system for switched current memory cells |
| FI101914B (fi) * | 1996-11-08 | 1998-09-15 | Nokia Mobile Phones Ltd | Parannettu menetelmä ja piirijärjestely signaalin käsittelemiseksi |
| US5874854A (en) * | 1997-03-28 | 1999-02-23 | International Business Machines Corporation | Control scheme for on-chip capacitor degating |
| GB9720712D0 (en) * | 1997-10-01 | 1997-11-26 | Philips Electronics Nv | Current comparator |
| US6191637B1 (en) * | 1999-03-05 | 2001-02-20 | National Semiconductor Corporation | Switched capacitor bias circuit for generating a reference signal proportional to absolute temperature, capacitance and clock frequency |
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