JPH01202012A - サンプルされたアナログ電気信号を処理する回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はサンプルされたアナログ電気信号を処理する回
路装置に関連している。

我々の同時係属出噸欧州特許第８８２０１９３４．２号
（特願昭６３−２３２１５１号）および第８８２０１９
３３．４号（特願昭６３−２２８８６６号）　（その内
容は参考のためにここに記載する）は操作された電気量
が電流であるサンプルされたアナログ電気信号を処理す
る方法を開示している。この方法は今後スイッチト電気
信号処理（ｓｗｉｔｃｈｅｄ　ｃｕｒｒｅｎｔ　ｓｉｇ
ｎａｌ　ｐｒｏｃｅｓｓｉｎｇ）として参照され、かっ
この方法を使用する回路装置はスイッチト電流回路（ｓ
ｗｉｔｃｈｅｄ　ｃｕｒｒｅｎｔ　ｃｉｒｃｕｉｔ）と
して参照されている。スイッチトキャパシタ回路におい
て、サンプルされたアナログ電気信号の信号処理を実行
するために電荷を操作することが知られている。しかし
、電荷を操作するためには高品質の線形キャパシタが必
要とされ、かつＭＯ３集積回路においてこれらは２つの
ポリシリコン層を使用して共通的に製作されている。２
つのポリシリコン層の準備はＬＳＩおよびＶＬＳＩディ
ジタル回路に一般に使用されたＣＭＯＳプロセスの標準
部分ではなく、従って単一集積回路上のアナログおよび
ディジタル信号処理を結合する回路の準備をさらに困難
にしている。その上、スイッチトキャパシタ回路の信号
操作に必要とされたキャパシタは大面積を占め、それは
全チップ面接の半分あるいはそれ以上にもなり得る。ス
イッチト電流回路の使用により、処理およびチップ面積
の問題は軽減されよう。スイッチト電流回路の製作に電
流ミラー回路を使用することは便利であると見られてい
る。

電流ミラー回路は技術として良く知られかつ種々の応用
に使用されていると見られている。一般に電流ミラー回
路は一対のトランジスタを具え、そこでは入力基準電流
源がトランジスタの１つを駆動するために接続されてい
る。一対のトランジスタは基準電流が実質的に再生され
るかあるいは第２トランジスタの出力でミラーされるよ
うな態様で共に接続されている。大抵の場合、電流ミラ
ー回路を設計するクリチカルファクタは基準電流と出力
電流との間に最適な整合を与えることである。ロカシオ
（ＬｏＣａｓｃｉｏ）等により１９８１年１０月２７日
に発行された米国特許第４２９７６４６号は単一分割コ
レクタ横方向バイポーラトランジスタ（ｓｉｎｇｌｅｓ
ｐｌｉｔ　ｃｏｌｌｅｃｔｏｒ　１ａｔｅｒａｌ　ｂｉ
ｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ）を用いて備えられ
た改良電流整合を持つバイポーラトランジスタを備える
電流ミラー回路に関連している。

電流ミラーはＭＯＳデバイスを使用してまた形成できる
。そのような操作の１つはエッチ・スズキ（）１．５ｕ
ｚｕｋｉ）等により１９８２年４月２７日に発行された
米国特許第４３２７３２１号に開示されている。スズキ
等の回路は電源電圧の変動の出力電流依存性を最小にす
るためにｐチャネルＭＯ３ＦＢＴとｎチャネルＭＯ３Ｆ
ＩＥＴの間の入力レール（ｉｎｐｕｔ　ｒａｉｌ）に抵
抗器をまた含んでいる。ＭＯ３技術において小チャネル
長デバイスはますます要求されている。電流ミラー回路
に関連して、チャネル長の減少は電流ミラーの出力イン
ピーダンスの減少となる。従ってカスコード技術は出力
インピーダンスを増大するために必要となる。

安定な電流ミラー回路を形成するためのカスコードトラ
ンジスタの利点は、ケー・ナガノ（Ｋ、Ｎａｇａｎｏ）
　　により１９８３年１０月２５日に発行された米国特
許第４４１２１８６号にさらに例示されている。ロカシ
オの操作と同様に、ナガノはバイポーラトランジスタを
具える電流ミラー回路を開示している。しかしナガノの
配列において、回路は２つの段を含み、その各々は１つ
の導電タイプの３個のトランジスタと逆の導電タイプの
第４トランジスタを有している。４個のトランジスタが
整合すると、第３および第４トランジスタのコレクタ対
エミッタ電圧ＶＣＥはそれらのベース・エミッタ電圧Ｖ
Ｄ６に等しい。

カスコードを利用するＭＯ３回路操作の一例はアール・
ニー・ヒルバーン（Ｒ，Ａ、　）Ｉ　ｉ　Ｉｂｏｕｒｎ
ｅ）により１９８１年１月２７日に発行された米国特許
第４２４７８２４号に開示されている。これはデイプレ
ッションモードトランジスタとカスコードになったエン
ハンスメントモードトランジスタの接続によって生成さ
れた補償電圧を用いることにより高出力インピーダンス
を維持している。

これらおよび従前の技術のカスコード電流ミラー回路は
それらが以下の問題点の１つあるいはそれ以上をしばし
ば示すと言う理由で広くは使用されていない。すなわち
その問題点とは、不十分な最大電圧スイング、過剰な電
力消費、不十分な出力インピーダンス、および集積回路
設計に伴う不安定性である。

米国特許第４５８３０３７号は高い入力電圧スイングと
、広範囲の処理と温度変動にわたって入力電流と出力電
流との間の正確な整合を与えるＣＭＯＳ電流ミラー回路
を与える問題に接近することをクレームしている。しか
し、この米国特許で開示されたＣＭＯ３電流ミラー回路
はＶｔ＋２Ｖ、、の最小入力電圧を有し、ここでＶｔは
トランジスタのしきい値電圧であり、Ｖ　ｏ　ｎはその
ターンオン電圧である。

電流ミラー回路装置は第１電流ミラー回路の入力回路分
枝に接続された入力と第１電流ミラー回路の出力回路分
枝に接続された出力を具え、ここで入力回路分枝は第１
および第２Ｍ０３）ランジスタの直列配列を具え、出力
回路は第３および第４ＭＯ３トランジスタの直列配列を
具え、第１および第３トランジスタがカスコード接続さ
れるように第１および第３トランジスタのゲート電極は
共に接続されかつバイアス電源に接続され、かつ第２お
よび第４トランジスタは共に接続されかつ入力にも接続
され、これはジョン・ニー・フィッシャー（Ｊｏｈｎ　
Ａ、Ｆｉｓｈｅｒ）とルドルフ・コツホ（Ｒｕｄｏｌｐ
ｈＫｏｃｈ）による論文、「高度に線形なＣＭＯＳバッ
ファ増幅器（Ａ　ｈｉｇｈｌｙ　Ｌｉｎｅａｒ　ＣＭＯ
３ｂｕｆｆｅｒａｍｐｌｉｆｅｒ）　」、ＩＥＥＥ　　
固態回路雑誌（ＩＢＢＢ　Ｊｏｕｒｎａｌｏｆ　５ｏｌ
ｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔ）　、第５Ｃ−２２
巻、第３号、１９８７年６月、頁３３０−３３４　、特
に第１．　４．　８図に開示されている。この論文の第
８図から分かるように、カスコード接続トランジスタＭ
９　とＭＩＯは一定バイアス電位ＶＢ２によってバイア
スされている。しかし、特にソース負帰還抵抗器（ｓｏ
ｕｒｃｅｄｅｇｅｎｅｒａｔｉｏｎ　ｒｅｓｉｓｔｏｒ
）を使用する場合、入力電流が零に向かって減少するか
ら、トランジスタＭ９のドレインにおける電圧はしきい
値電圧Ｖｔに接近し、そして一定バイアス電位ＶＢ２に
よりトランジスタＭ９はその線形領域に入ることが見い
だされている。これらの環境の下で、低い入力電流レベ
ルでトランジスタＭ９の飽和を保証するために低い値の
ソース負帰還抵抗器を使用する必要があり（これは劣ら
た負帰還となるが）、従って整合の不効率な安定化とな
り、あるいは大きいチャネル幅対長さ（Ｗ／Ｌ）比（ｃ
ｈａｎｎｅｌ　ｗｉｄｔｈ　ｔｏ　ｌｅｎｇｔｈｒａｔ
ｉｏ）を使用する必要があり、これはデバイスを大型に
しかつ過剰のチップ面積を占有するようにする。

本発明の目的は高い出力インピーダンスを有する低電圧
の電流ミラー回路装置を用いる冒頭の記事で述べられた
回路装置の準備を可能にすることである。

本発明はサンプルされたアナログ電気信号を処理する回
路装置を与え、各サンプルは電流の形をしており、この
回路装置は、所定の割合で、１つあるいはそれ以上の先
行サンプル期間の入力サンプル電流から導かれた電流を
持つ現在のサンプル期間の入力サンプル電流、および連
続するサンプル期間で接合手段によって生成された結合
電流から処理された出力信号を導く手段を具え、ここで
回路装置は少なくとも１つの電流ミラー回路装置を含み
、該電流ミラー回路装置は第１電流ミラー回路の入力回
路分枝に接続された入力と第１電流ミラー回路の出力回
路分枝に接続された出力を具え、 ここで入力回路分枝は第１および第２Ｍ０３）ランジス
タの直列配列を具え、出力回路分枝は第３および第４Ｍ
０３）ランジスタの直列配列を具え、第１および第３ト
ランジスタがカスコード接続されるように第１および第
３トランジスタのゲート電極は共に接続されかつバイア
ス電源に接続され、かつ第２および第４トランジスタの
ゲート電極と共に接続されかつ入力に接続され、そこで
バイアス電源は入力電流に等しいバイアス電流を発生す
る手段を具え、バアイス電流発生手段は第１電流ミラー
回路の別の出力分枝と、別のダイオード接続トランジス
タにバイアス電流を印加する手段、およびカスコード接
続トランジスタのゲート電極に別のトランジスタのドレ
イン電極を接続する手段を具え、 ここで別のトランジスタのゲート幅対長さ比と別のトラ
ンジスタを通る電極が選択され、従ってＶｔがしきい値
電圧でありかつＶ。、、が飽和電圧であるところの電圧
Ｖｔ＋２Ｖｏｎが別のトランジスタにわたって生成され
るようになっている。

バイアス電圧が信号レベルをダイナミックに適応するこ
とを保証することにより、カスコード接続トランジスタ
は低い値のソース負帰還抵抗器あるいは大きいチャネル
幅対長さ比の設定を要求すること無く入力信号電流の振
幅にかかわらず飽和のままに留まることが保証できる。

米国特許第４５８３０３７号は電流ミラー回路（今後こ
れは０５回路として参照する）を開示し、そのバイアス
電圧は信号レベルをダイナミックに適応するが、しかし
本発明による電流ミラー回路（今後本回路として参照す
る）に比べて多くの不利益を有している。０８回路の入
力端子は本回路のＶｔ＋２ｏｎＯ代わりにＶｔ＋２Ｖｏ
ｎであり、ここでＶｔはしきい値電圧であり、かつ Ｖｏｎ＝Ｖｄｓｓ　＝、Ｆフ’（Ｋｉｌｌ／δ−であり
、この式でｉは入力電流、Ｗは入力トランジスタのチャ
ネル幅、Ｌは入力トランジスタのチャネル長、そしてＫ
は定数である。従って、本回路は低い電源電圧（同じ入
力信号範囲に対して）で動作できる。ＥＬＳ回路の入力
インピーダンスはｄ　（Ｖｏｎ）／ｄｉに比べてｄ（２
Ｖｏｎ）／ｄｉであり、すなわち０８回路のインピーダ
ンスは本回路の１／ｇ、に比べて２／ｇ６であり、ここ
でｇ、　＝　２、Ｄｉ冗である。これは等価な精度を達
成するために電流ｌの電源に対して２倍の出力インピー
ダンスを要求する。０８回路は入力力スコード接続トラ
ンジスタのドレイン電極における高インピーダンスノー
ドと言う理由でフィードバックループを安定化するキャ
パシタを必要とする。

本回路は高インピーダンスノードを持たず、従って、本
来安定である。

電流ミラー回路装置は第１電流ミラー回路の入力回路分
枝に接続された入力と第１電流ミラー回路の出力回路分
枝に接続された出力を具え、ここで入力回路分枝は第１
および第２Ｍ０Ｓ　　）ランジスタの直列配列を具え、
出力回路分枝は第３および第４Ｍ０Ｓトランジスタの直
列配列を具え、第１および第３トランジスタがカスコー
ド接続されるように第１および第３トランジスタのゲー
ト電極は共に接続されかつバイアス電源に接続され、か
つ第２および第４トランジスタのゲート電極は共に接続
されかつ入力に接続され、そこでバイアス電源は入力電
流に等しいバイアス電流を発生する手段を具え、バイア
ス電流発生手段は第１電流ミラー回路の別の出力分枝と
、別のダイオード接続トランジスタにバイアス電流を印
加する手段、およびカスコード接続トランジスタのゲー
ト電極に別のトランジスタのドレイン電極を接続する手
段を具えることは、アーロン・エル・フィッシャー（Ａ
ａｒｏｎ　Ｌ、　Ｆｉｓｈｅｒ）とエヌゆリンデ（Ｎ、
　Ｌｉｎｄｅ）による論文「５０メガビット／秒ＣＭＯ
３光送信器集積回路（Ａ　５０−Ｍｂｉｔ／ｓｅｃ　Ｃ
ｕＯ２０ｐｔｉａｃｌ　ＴｒａｎｓｍｉｔｔｅｒＩｎｔ
ｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔ）　Ｊ　、ＩＢＥＥ　
　固態回路雑誌（ＩＢＢＥ　Ｊｏｕｒｎａｌ　ｏｆ　５
ｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔ）　、第５Ｃ−
２１巻、第６号、１９８６年１２月発行で開示されてい
ることに注意すべきである。

バイアス電流発生手段は第１電流ミラー回路の別の出力
分枝と別のトランジスタとの間に配置された第２電流ミ
ラー回路をさらに具えている。第１電流ミラー回路の入
力分岐と出力分枝との間および第２電流ミラー回路の入
力分岐と出力分枝との間の電流比は双方とも１対１であ
る。ソース負帰還抵抗器は第１電流ミラー回路の各分岐
に含まれ、かつ別のトランジスタと直列になっている。

１つあるいはそれ以上の別のカスコードトランジスタは
第１電流ミラー回路の入力分岐および出力分枝の各々に
含まれ、この装置は各々が第１バイアス電流発生手段と
同じ形の対応する数の別のバイアス電流発生手段を含み
、ここで別のバイアス電流発生手段の各々において別の
トランジスタのゲート幅対長さ比がカスコードトランジ
スタのそれの１／ｎ２であり、ここでｎは２プラス　カ
スコード接続トランジスタの各メンバーと第１および第
３トランジスタの間に接続されたカスコード接続トラン
ジスタの数に等しい。

各分岐に別のカスコード接続されたトランジスタを含む
ことにより、出力インピーダンスの一層の増大が得られ
、一方、もし適当な寸法のトランジスタを有する別のバ
イアス電流発生器が備えられるなら、入力電圧をＶｔ　
＋Ｖｏｎになお保持する。

本発明は電流スケーリング回路を含むサンプルされたア
ナログ信号を処理する回路装置をさらに備えている。

本発明は電流ミラー回路を含む電流メモリ回路をさらに
備え、電流ミラー回路は第１および第３トランジスタの
ゲート電極の間にスイッチと、第３トランジスタのゲー
ト電極とソース電極との間にキャパシタを含むことによ
り修正されている。

バイアス電流発生器は第３トランジスタから導かれた電
流によって給電されよう。代案として、バイアス電流発
生器は第１トランジスタから導かれた電流によって給電
することもできる。

本発明はそのような電流メモリ回路を含む積分器をさら
に備えている。

本発明の実施例を添付図面を参照して実例によって説明
する。

第１図に示された電流ミラー回路装置は入力１を有し、
この装置は３個のｎチャネル電界効果トランジスタＴｌ
、　Ｔ２．　Ｔ５のゲート電極と、ｎチャネル電界効果
トランジスタＴ３のドレイン電極に接続されている。ト
ランジスタＴ３のソース電極はトランジスタＴ１のドレ
イン電極に接続されている。トランジスタＴ１．　Ｔ２
．　Ｔ５のソース電極は各ソース負帰還抵抗器Ｒ１，Ｒ
２，Ｒ３を介して負電源レール（ｎｅｇａｔｉｖｅ　５
ｕｐｐｌｙ　ｒａｉｌ）　３に接続されている。トラン
ジスタＴ２のドレイン電極はｎチャネル電界効果トラン
ジスタＴ４のソース電極に接続され、トランジスタＴ４
のドレイン電極は出力２に接続されている。トランジス
タＴ５のドレイン電極はｎチャネル電界効果トランジス
タＴ６のソース電極に接続され、トランジスタＴ６のド
レイン電極はｐチャネル電界効果トランジスタＴ７のド
レイン電極に接続され、トランジスタＴ７のソース電極
は正の電源レール４に接続されている。

トランジスタＴ７のゲート電極はそのドレイン電極およ
びｐチャネル電界効果トランジスタＴ８のゲート電極に
接続され、電界効果トランジスタＴ８のソース電極は正
の電源レール４に接続されている。

トランジスタＴ８のドレイン電極はそのソース電極が抵
抗器Ｒ４を介して負の電源レール３に接続されているｎ
チャネル電界効果トランジスタＴ９のドレイン電極に接
続されている。トランジスタＴ９のドレイン電極はその
ゲート電極と、トランジスタＴ３゜Ｔ４．　Ｔ６のゲー
ト電極に接続されている。トランジスタＴ９のチャネル
幅対長さ比はトランジスタＴ３゜Ｔ４．　Ｔ６のそれの
１７４である。

第１図に示された電流ミラー回路はトランジスタＴ１と
Ｔ３を備える入力通路を有する第１電流ミラー回路を具
え、第１出力分技はトランジスタＴ２とＴ４を具え、か
つ別の出力分枝はトランジスタＴ５とＴ６を具えている
ｇ別の出力電流分枝からの出力はトランジスタＴ７とＴ
８によって形成された第２電流ミラー回路に給電してい
る。第２電流ミラー回路からの出力はダイオード接続ト
ランジスタＴ９に給電し、これは入力分枝のカスコード
接続トランジスタＴ３．　Ｔ４．　Ｔ６と第１電流ミラ
ー回路の第１および別の出力分枝をそれぞれ正しくバイ
アスするバイアス電圧が生成している。第１電流ミラー
回路の入力分枝と別の出力分枝との間の電流比は、第２
電流ミラー回路と同様に１対１に等しくされることが好
ましい。これはダイオード接続トランジスタＴ９を通る
電流を入力電流あるいは基準電流等に等しくしている。

その結果、以下の電圧が回路配列の種々の点に生成され
る。すなわち、トランジスタＴ９のドレイン電極にＶｔ
　＋Ｖｏｎに等しい電圧が生成され、それ故、これはカ
スコード接続トランジスタＴ３とＴ４のゲート電極に印
加されるバイアス電圧である。トランジスタＴ１とＴ２
のソース電極とドレイン電極との間の電圧はＶａｎに等
しく、従ってトランジスタＴ３とＴ４のゲートソース電
圧はＶｔ　＋Ｖｏｎに等しい。入力電圧はＶｔ＋Ｖｏｎ
に等しい。入力がトランジスタＴ１と１２のゲート電極
に接続されているから入力電圧はＶｔ＋Ｖｏｎに等しい
。もちろんこれらの電圧はソース負帰還抵抗器Ｒ１から
Ｒ４までにわたって生成された電圧上に重畳されている
。この電圧は入力端子のＲ倍に等しく、ここでＲは抵抗
器Ｒ１の値である。抵抗器Ｒ１からＲ４の値は電流ミラ
ー回路の各分岐で生成された電流に等しいかあるいは逆
比例してスケールされている。もし電流ミラー回路の分
枝の各々の間の電流比が１対１ならば、等しい値が抵抗
器に対して選ばれ、同時に、もし電流が増倍されるなら
、電流ミラー回路装置の各分枝に一定電圧降下を生成す
るためにその分枝の増倍ファクター （ｍｕｌｔｉｐｌｉｃａｔｉｏｎ　ｆａｃｔｏｒ）によ
って各抵抗値が割算される。

もしトランジスタＴ９を通る電流が入力１に印加された
入力端子に等しいなら、そのゲート幅対長さ比はカスコ
ード接続トランジスタＴ３とＴ４のそれの１７４でなけ
ればならない。しかし、もしトランジスタＴ９を通る電
流が４倍にスケールされるなら、ゲート幅対長さ比はカ
スコード接続トランジスタのそれに等しくすることがで
きる。このようにゲート幅対長さ比およびトランジスタ
Ｔ９の通る電流の適当な比例化により、正しいバイアス
電圧Ｖｔ＋　２　Ｖａｎが発生され、トランジスタＴ３
とＴ４のゲート電極に印加できる。もし増倍ファクター
あるいはスケーリングファクターが電流ミラー回路から
要求されるなら、トランジスタＴ２とＴ４の双方は適当
にスケールされなくてはならないが、しかし変化した寸
法に対する変化した電流を補償すると言う理由でバイア
ス条件は正しく保持されている。

第２図はカスコード接続ミラー回路を用いる電流スケー
リング回路を示している。第２図に示されたスケーリン
グ回路は入力１００を有し、これは電流源１０１とｎチ
ャネル電界効果トランジスタＴ１０１のドレイン電極の
接合点に接続されている。

電流源１０１の他端は正の電源レール１０２に接続され
ている。トランジスタＴ１旧のドレイン電極は２個のｎ
チャネル電界効果トランジスタＴｌＯ２とＴ１０３のゲ
ート電極に接続されている。トランジスタＴｌＯ２とＴ
１０３のソース電極は各ソース負帰還抵抗器Ｒ１０２と
Ｒ１０３を介して負電源レール１０３に接続されている
。トランジスタＴｌＯ２のドレイン電極はトランジスタ
Ｔ１０１のソース電極に接続され、一方、トランジスタ
Ｔ１０３のドレイン電極はｎチャネル電界効果トランジ
スタＴ１０４のソース電極に接続されている。トランジ
スタＴ１０１からＴ１０４および抵抗器Ｒ１０２とＲ１
０３は第１カスコード電流ミラー回路Ｍ１を形成し、そ
の出力はトランジスタＴ１０４のドレイン電極で利用で
きる。トランジスタＴ１０４のドレイン電極はｎチャネ
ル電界効果トランジスタＴ１０５のドレイン電極に接続
されている。トランジスタＴ１０５のドレイン電極は２
個のｎチャネル電界効果トランジスタＴ１０６とＴ１０
７のゲート電極にさらに接続され、それらのソース電極
は各抵抗器Ｒ１０６とＲ１０７を介して正の電源レール
１０２に接続されている。トランジスタＴ１０６のドレ
イン電極はトランジスタＴ１０５のソース電極に接続さ
れ、一方、トランジスタＴ１０７のドレイン電極はｎチ
ャネル電界効果トランジスタＴ１０８のソース電極に接
続されている。トランジスタＴ１０５からＴ１０８と抵
抗器Ｒ１０６とＲ１０７は共に第２カスコード電流ミラ
ー回路Ｍ２を形成し、第２カスコード電流ミラー回路Ｍ
２の出力はトランジスタＴ１０８のドレイン電極で利用
可能である。

電流源１０９は正の電源レール１０２とｎチャネル電界
効果トランジスタＴ１０９の間に接続されている。

トランジスタＴ１０９のドレイン電極は２個のｎチャネ
ル電界効果トランジスタＴ１１０とＴ１１１のゲート電
極にまた接続され、それらのソース電極は各ソース負帰
還抵抗器Ｒ１１０とＲ１１１を介して負の電源レール１
０３　に接続されている。トランジスタＴ１１１のドレ
イン電極はｎチャネル電界効果トランジスタＴ１１２の
ソース電極に接続され、一方、トランジスタＴ１１０の
ドレイン電極はトランジスタＴ１０９のソース電極に接
続されている。トランジスタＴ１０９からＴ１１２と抵
抗器Ｒ１１０とＲ１１１は共に第３カスコード電流ミラ
ー回路Ｍ３を形成し、その出力はトランジスタＴ１１２
のドレイン電極で利用可能である。

第１電流ミラー回路１．）■のカスコード接続トランジ
スタＴ１旧からＴ１０４をバイアスするために、電流源
１２０　とｎチャネル電界効果トランジスタＴｌ２Ｏと
抵抗器Ｒ１２０を具えるバイアスチェーン（ｂｉａｓ　
ｃｈａｉｎ）が正の電源レール１０２と負の電源レール
１０３との間に接続されている。トランジスタＴｌ２Ｏ
のソース電極はトランジスタＴ１旧とＴ１０４のゲート
電極に接続されている。トランジスタＴｌ２Ｏのソース
電極は抵抗器Ｒ１２０に接続されている。抵抗器Ｒ１２
１、ｎチャネル電界効果トランジスタＴ１２１、および
電流源１２１を具える類似のバイアスチェーンが正の電
源レール１０２と負の電源レール１０３の間に接続され
ている。トランジスタＴ１２１のゲート電極はトランジ
スタＴ１０５とＴ１０８のゲート電極に接続されている
。

電源１２２　、ｎチャネル電界効果トランジスタＴ１２
２、および抵抗器Ｒ１２２を具える別のバイアスチェー
ンが正の電源レール１０２と負の電源レール１０３の間
に接続されている。トランジスタＴ１２２のゲート電極
はトランジスタＴ１０９と７１１２のゲート電極に接続
されている。トランジスタＴ１０８とＴ１１２のドレイ
ン電極からの第２および第３電流ミラー）、１２とＭ３
の出力は出力端子１１０に給電されている。

電流源１０１は入力１００に印加すべき双方向入力端子
をエネーブルする電流ｊを生成し、入力端子の許容範囲
は±Ｊである。電流源１０１の準備は電流ミラー回路Ｍ
１の入力ダイオードの逆バイアス無しに処理すべき双方
向入力端子をエネーブルする。

カスコード接続トランジスタＴ１０１とＴ１０４の適当
なバイアス電圧を生成するために、電流源１２０は電流
ミラー回路Ｍ１に最大許容入力端子に等しい電流２Ｊを
生成する。トランジスタＴｌ２ＯはトランジスりＴ１０
１とＴ１０４のチャネル幅対長さ比の１７４のそれを有
している。電流、Ｒ１２１はまた２Ｊに等しい電流を生
成し、かつトランジスタＴ１２１は第２電流ミラー回路
Ｍ２のトランジスタＴ１０５とＴ１０８のチャネル幅対
長さ比の１７４のそれを有している。もし電流ミラー回
路Ｍ１が１でない電流比を有するなら電流源１２１によ
って生成された電流はそれが電流ミラー回路Ｍ２に印加
すべき最大電流に等しいように適当にスケールすべきで
あることに注意しなければならない。電流源１０９は電
流Ｊを生成している。

それ故、電流源１２２はまたは電流ｊを生成するように
構成されている。トランジスタＴ１２２はトランジスタ
Ｔ１０９とＴ１１２のチャネル幅対長さ比の１７４のそ
れを有している。このことはトランジスタＴ１２２によ
って生成されたバイアス電圧が第３電流ミラー回路Ｍ３
に印加された入力電流Ｊについて正しいことを保証して
いる。

入力１００に印加された入力端子Ｊは電流ミラー回路Ｍ
１の入力に電流ｌ＋Ｊを生成する。その結果、電流ｌ＋
ｊは電流ミラー回路Ｍ１の出力に生成され、かつ電流ミ
ラー回路Ｍ２の入力に印加する。引き続きこの電流は電
流ミラー回路Ｍ２の出力で再生され、電流ミラー回路Ｍ
３に印加された電流ｊは電流ミラー回路Ｍ３の出力で再
生され、そして出力１１０の出力電流が入力端子ｌに等
しいように電流ミラー回路Ｍ２によって生成された電流
から引き算される。

このように第２図に示されたスケーリング回路は双方向
入力端子を処理でき、かつ双方向出力電流を生成し、バ
イアス電流は第２図に示されたスケーリング回路内で純
粋に使用される。

スケールされた出力および／または多重化出力を生成す
るために、第２および第３電流ミラー回路Ｍ２とＭ３は
それらの入力分枝と出力分枝との間で１でない電流比を
有し、かつ個別にスケールされた電流を有する多重出力
分枝を有するであろう。

第１電流ミラー回路Ｍ１の電流比をファクターＡに等し
くすることもまた可能であろうが、しかしこれはバイア
ス電流２Ａｊを生成する電流源１２１を必要としよう。

これはそれ自身主要な問題でないが、しかし多数の別々
のスケーリング回路を含むシステムでは共通バイアス電
圧発生器を使用することは便利であり、従って必要な異
なるバイアス電圧の数を制限することが好ましい。第１
電流ミラー回路に電流比１を与えることによりバイアス
電流Ｊおよび２Ｊのみが必要となる。

第２図に示された回路は負の入力端子で良好に動作する
。と言うのは、小さい電流が電流ミラー回路Ｍ１の入力
に印加される場合に、カスコード接続トランジスタＴ１
０１とＴ１０４はバイアス条件が最大入力端子２ｊに設
定されているので飽和から出ることになろう。入力端子
が−Ｊに近付くと電流ミラー回路Ｍ１の入力に印加され
た電流は零に近付くことに注意すべきである。

第３図は本発明によるスケーリング回路を示し、これは
第２図に示されたものと類似しているが、しかしバイア
ス電流を生成する電流ミラー回路を使用している。第３
図に示されたスケーリング回路において、第２図に示さ
れたものに対応する素子には同じ参照゛記号が与えられ
ている。第２図に示された回路と同様に入力１００はバ
イアス電源１０１から電流ミラー回路Ｍ１の入力バイア
ス電流Ｊと共に給電されている。しかし、電流ミラー回
路！、＋　１は抵抗器Ｒ１３０を具える別の出力分枝を
含み、この抵抗器Ｒ１３０は負の電源レール１０３とｎ
チャネル電界効果トランジスタＴ１３０　（そのゲート
電極はトランジスタＴｌＯ２のゲート電極に接続されて
いる）との間に接続されている。トランジスタＴ１３０
のドレイン電極はｎチャネル電界効果トランジスタＴ１
３１のソース電極に接続され、トランジスタＴ１３１の
ゲート電極はトランジスタＴ１０１のゲート電極に接続
されている。トランジスタＴ１３１のドレイン電極はｐ
チャネル電界効果トランジスタＴ１３２のドレイン電極
に接続され、トランジスタＴ１３２のソース電極は抵抗
器Ｒ１３２を介して正の電源レールに接続されている。

トランジスタＴ１３２のドレイン電極はそのゲート電極
と、トランジスタＴ１０５とＴ１０８のゲート電極に接
続されている。抵抗器Ｒ１３３は正の電源レール１０２
とｐチャネル電界効果トランジスタＴ１３３のソース電
極との間に接続され、トランジスタＴ１３３のゲート電
極は第２電流ミラー回路Ｍ２のトランジスタＴ１０６の
ゲート電極に接続されている。トランジスタＴ１３４の
ドレイン電極はｎチャネル電界効果トランジスタＴ１３
５のドレイン電極に接続され、トランジスタＴ１３５の
ソース電極は抵抗器Ｒ１３５を介して負の電源レール１
０３に接続されている。トランジスタＴ１３５のドレイ
ン電極はそのゲート電極と、トランジスタＴｌ０Ｉ、　
Ｔ１０４．　Ｔ１３１のゲート電極に接続されている。

第２図に示された電流源１２０とトランジスタＴｌ２Ｏ
と抵抗器Ｒ１２０を具えるバイアスチェーン、および抵
抗器Ｒ１２１とトランジスタＴ１２１と電流源１２１を
具えるバイアスチェーンは第３図に示されたスケーリン
グ回路では省略されている。

動作上、入力電流ｉが入力１００にフィードされる場合
、電流Ｊ＋ｉは電流ミラー回路Ｍ１の入力に印加される
。その結果、電流ｊ＋ｉが電流ミラー回路Ｍ１の出力（
すなわちトランジスタＴ１０４のドレイン）で生成され
る。等しい電流ｊ＋ｉが電流ミラー回路Ｍｌの第２出力
分枝（すなわちトランジスタＴ１３１のドレイン）で生
成される。この電流ｊ＋１はダイオード接続トランジス
タＴ１３２に給電され、トランジスタＴ１３２は電流ミ
ラー回路Ｍ２に正しいバイアス電流を生成する。と言う
のは、等しい電流ｊ＋１が電流ミラー回路Ｍ２の入力に
印加され、かつトランジスタＴ１３２のチャネル幅対長
さ比がトランジスタＴ１０５とＴ１０８のそれの１７４
に選ばれているからである。電流Ｊ＋１が電流ミラー回
路Ｍ２の入力に印加される場合、電流Ａ　（ｊ＋ｉ）が
電流ミラー回路Ｍ２の出力（すなわちトランジスタＴ１
０８のドレイン）で生成される。しかし、電流ミラー回
路Ｍ２の入力分枝の電流に等しい電流ｊが電流ミラー回
路Ｍ２の第２出力分技（すなわちトランジスタＴ１３４
のドレイン）に生成され、かつダイオード接続トランジ
スタＴ１３５に印加される。それ故、トランジスタＴ１
３５のチャネル幅対長さ比がトランジスタＴ１旧とＴ１
０４のそれの１７４に選ばれているから、トランジスタ
Ｔ１３５は電流ミラー回路Ｍ１のカスコード接続トラン
ジスタに正しいバイアス電圧を生成する。一定電流ｊが
印加されている電流ミラー回路Ｍ３において、カスコー
ド接続トランジスタＴ１０９とＴ１１２に正しいバイア
ス電圧を生成するために第２定電流がトランジスタＴ１
２２に印加されている。

電流ミラー回路Ｍ２とＭ３は電流増倍ファクターＡを与
えるように配列され、従ってスケーリング回路からの出
力電流はＡ−ｉに等しい。多重化出力はその電流比が所
要の電流スケーリングファクターを与えるように独立に
選ばれている多重化出力分枝を持つ電流ミラー回路Ｍ２
とＭ３を形成することにより備えることができる。同じ
出力に接続されている電流ミラー回路Ｍ２とＭ３の分枝
はもちろん同じスケーリングファクターを有している。

第１図と第３図との比較は第１図の電流ミラー回路が２
つの相補電流ミラー回路（ｃｏｍｐｌｅｍｅｎｔａｒｙ
ｃｕｒｒｅｎｔ　ｍ１ｒｒｏｒ　ｃｉｒｃｕｉｔ）を具
え、第３図のスケーリング回路が相補電流ミラー回路Ｍ
１とＭ２を含んでいることを示している。このように電
流ミラー回路Ｍ２のトランジスタＴ１３３とＴ１３４を
具える別の出力分枝はダイオード接続トランジスタＴ１
３５のバイアス電流を生成し、トランジスタＴ１３５は
電流ミラー回路Ｍｌのカスコード接続トランジスタＴ１
０１とＴ１０４のバイアス電圧を発生している。同様に
トランジスタＴ１３０とＴ１３１を具える電流ミラー回
路Ｍ１の別の出力分枝はダイオード接続トランジスタＴ
１３２のバイアス電流を生成し、トランジスタＴ１３２
は電流ミラー回路Ｍ２のカスコード接続トランジスタＴ
１０５と１１０８のバイアス電圧を発生している。電流
ミラー回路Ｍ１とＭ２の入力分枝とそれらの別の各出力
分枝との間の電流比は、ダイオード接続トランジスタＴ
１３２とＴ１３５を具える各バイアス電圧発生器に所望
のバイアス電流を生成する。明らかなに、もし電流ミラ
ー回路）、１１がその入力分枝と出力分枝との間で電流
比Ａを有していたなら、電流ミラー回路Ｍ２はダイオー
ド接続トランジスタＴ１３５にバイアス電流を給電する
ためにその入力分枝とその別の出力分枝との間で電流比
１／Ａを有するであろう。

同様に、トランジスタＴ１０５とＴ１０８の正しいバイ
アス電位を発生するようダイオード接続トランジスタＴ
１３２に給電する所要の電流を発生するために電流ミラ
ー回路Ｍ１の入力分枝とその別の出力分枝との間の電流
比はまたＡでな（ではならぬであろう。

もちろん代案として、電流ミラー回路ＭｌとＭ２は電流
ミラー回路Ｍ１とＭ２との間の交差結合を除く別の電流
ミラー回路をおのおのが含むこともできる。

第４図は第１図に示された形の適応電流ミラー回路を使
用する本発明による電流メモリ回路を示している。第４
図に示された電流メモリ回路は入力２００を有し、それ
は電流Ｒ２０１とｎチャネル電界効果トランジスタＴ２
Ｏ１のドレイン電極との接合点に接続されている。電流
源２０１の他端は正の電源レール２０２に接続され、一
方、トランジスタＴ２Ｏ１のドレイン電極はｎチャネル
電界効果トランジスタＴ２Ｏ２のゲート電極と、スイッ
チ５２０１とに接続されている。トランジスタＴ２Ｏ２
のソース電極はソース負帰還抵抗器Ｒ２０２を介して負
の電源レール２０３に接続され、一方、トランジスタＴ
２Ｏ２のドレイン電極はトランジスタＴ２Ｏ１のソース
電極に接続されている。スイッチ５２０１の他端はキャ
パシタＣ２０１とｎチャネル電界効果トランジスタＴ２
Ｏ３の接合点と、ｎチャネル電界効果トランジスタＴ２
３０に接続されている。キャパシタＣ２０１の他端は負
の電源レール２０３に接続されている。トランジスタＴ
２Ｏ３のソース電極はソース負帰還抵抗器Ｒ２Ｏ３を介
して負の電源レール２０３に接続され、一方、そのドレ
イン電極はｎチャネル電界効果トランジスタＴ２Ｏ４の
ソース電極に接続されている。トランジスタＴ２旧から
Ｔ２Ｏ４、抵抗器Ｒ２０２とＲ２Ｏ３はスイッチ８２旧
とキャパシタＣ２０１と共に電流メモリセルを形成して
いる。電流メモリセルの出力はトランジスタＴ２Ｏ４の
ドレイン電極で利用可能である。

第１メモリセルのトランジスタＴ２Ｏ４のドレイン電極
からの出力はｎチャネル電界効果トランジスタＴ２Ｏ５
のドレイン電極に給電されている。トランジスタＴ２Ｏ
５のドレイン電極は２つのｎチャネル電界効果トランジ
スタＴ２Ｏ６とＴ２３３のゲート電極と、スイッチ５２
０２の一端に接続されている。トランジスタＴ２Ｏ５の
ソース電極はトランジスタＴ２Ｏ６のドレイン電極に接
続され、トランジスタＴ２Ｏ６のソース電極は負帰還抵
抗器Ｒ２０６を介して正の電源レール２０２に接続され
ている。スイッチ５２０２はｎチャネル電界効果トラン
ジスタＴ２Ｏ７のゲート電極と、その他端が正の電源レ
ール２０２に接続されているキャパシタＣ２０２の一端
に接続されている。トランジスタＴ２Ｏ７のソース電極
はソース負帰還抵抗器Ｒ２０７を介して正の電源レール
２０２に接続されている。

トランジスタＴ２Ｏ７のドレイン電極はｎチャネル電界
効果トランジスタＴ２Ｏ８のソース電極に接続され、ト
ランジスタＴ２Ｏ８のドレイン電極は第２電流メモリセ
ルの出力を形成している。

抵抗器Ｒ２３３、ｐチャネル電界効果トランジスタＴ２
３３のソースドレイン通路、ｐチャネル電界効果トラン
ジスタＴ２３４のソースドレイン通路、ｎチャネル電界
効果トランジスタＴ２３５のソースドレイン通路、およ
び抵抗器Ｒ２３５の直列配列は正の電源レール２０２と
負の電源レール２０３との間に接続されている。トラン
ジスタＴ２３５のドレイン電極はそのゲート電極と、ト
ランジスタＴ２Ｏ１とＴ２Ｏ４のゲート電極に接続され
ている。このようにトランジスタＴ２旧とＴ２Ｏ４はカ
スコード接続され、かつダイオード接続トランジスタＴ
２３５を介してゲートバイアス電位を受信する。抵抗器
Ｒ２３２、ｐチャネル電界効果トランジスタＴ２３２の
ソースドレイン通路、ｎチャネル電界効果トランジスタ
Ｔ２３１のソースドレイン通路、ｎチャネル電界効果ト
ランジスタＴ２３０のソースドレイン電極、および抵抗
器Ｒ２３０の直列接続は正の電源レール２０２と負の電
源レール２０３との間に接続されている。トランジスタ
Ｔ２３２のゲート電極とドレイン電極はトランジスタＴ
２Ｏ５とＴ２Ｏ８のゲート電極に接続されている。この
ように第２電流メモリセルのトランジスタＴ２Ｏ５とＴ
２Ｏ８はカスコード接続され、かつｐチャネル電界効果
トランジスタＴ２３２を介してバイアス電圧を受信する
。その上、トランジスタＴ２３２のゲート電極はトラン
ジスタＴ２３４のゲート電極に接続され、そしてトラン
ジスタＴ２３５のゲート電極はトランジスタＴ２３１の
ゲート電極に接続されている。それ故、トランジスタＴ
２３４とＴ２３１はまたカスコード接続され、かつトラ
ンジスタＴ２３２とＴ２３５それぞれからそれらのバイ
アス電位を受信している。

電源２０９が正の電源レール２０２とｎチャネル電界効
果トランジスタＴ２Ｏ９との間に接続されている。

トランジスタＴ２Ｏ９のドレイン電極はｎチャネル電界
効果トランジスタＴ２１０とＴ２１１のゲート電極にさ
らに接続されている。トランジスタＴ２１０とＴ２１１
のソース電極は各ソース負帰還抵抗器Ｒ２１０とＲ２１
１を介して負の電源レール２０３に接続されている。

トランジスタＴ２１０のドレイン電極はトランジスタＴ
２Ｏ９のソース電極に接続され、一方、トランジスタＴ
２１１のドレイン電極はｎチャネル電界効果トランジス
タＴ２１２のソース電極に接続されている。電流源２２
２は正の電源レール２０２とｎチャネル電界効果トラン
ジスタＴ２２２のドレイン電極との間に接続され、トラ
ンジスタＴ２２２のソース電極はソース負帰還抵抗器Ｒ
２２２を介して負の電源レール２０３に接続されている
。トランジスタＴ２２２のドレイン電極はそのゲート電
極と、トランジスタＴ２Ｏ９とＴ２１２のゲート電極と
に接続されている。トランジスタＴ２１２のドレイン電
極はトランジスタＴ２Ｏ９からＴ２１２、および抵抗器
Ｒ２１０とＲ２１１によって形成された電流ミラー回路
の出力を形成している。

電流源２０１．２０９．２２２はすべて電流ｊを生成し
ている。トランジスタＴ２３５はトランジスタＴ２Ｏ１
゜Ｔ２Ｏ４，Ｔ２３１のチャネル幅対長さ比の１７４の
それを有し、一方、トランジスタＴ２３２はトランジス
タＴ２Ｏ５，Ｔ２Ｏ８，Ｔ２３４のチャネル幅対長さ比
の１７４のそれを有している。

第４図に示された電流メモリ回路は１サンプル期間に対
する入力端子サンプルを蓄積するよう配列されている。

換言すれば、入力２００に存在する電流はｌサンプリン
グ期間後に出゛力２１０で再生される。このことを達成
するために、スイッチ５２０１と８２０２はサンプリン
グ周波数で動作するオーバーラツプしないクロック信号
によって動作している。

このように各サンプリング期間の第１部分の間に、スイ
ッチ５２０１は閉成し、かつスイッチ５２０２は開放し
、一方、各サンプリング期間の第２部分の間に、スイッ
チ５２０１は開放し、かつスイッチ５２０２は閉成する
。第５図には適当な波形φとφが示されており、スイッ
チ５２０１はφ信号が高い期間の間に閉成しく今後φ位
相と参照する）、そしてスイッチ５２０２はφ信号が高
い期間の間に閉成する（今後φ位相と参照する）。

回路は次のように動作する。サンプリング期間Ｐｈの間
に入力電流ｌ、、が入力２００に印加される。

その結果、電流ｊ＋ｉ、が第１メモリセルの入力に給電
され、第１メモリセルはスイッチ５２０１とキャパシタ
Ｃ２０１と共にトランジスタＴ２Ｏ１からＴ２Ｏ４を具
えている。スイッチ５２０１が閉成すると、第１メモリ
セルは電流ミラー回路と等価である。キャパシタＣ２０
１はそれがトランジスタＴ２Ｏ２のゲート電位に到達し
かつ引き続いて電流ｊ＋ｉｈがトランジスタＴ２Ｏ３の
出力でミラーされるまで電流ｊ＋ｉｎによって充電され
る。サンプリング期間Ｐｎのφ位相の終わりでスイッチ
５２０１は開放するが、しかしトランジスタＴ２Ｏ３の
ゲートにおける電圧はキャパシタＣ２旧上の電荷による
入力電流ｊ＋ｉ、によって設定された値に維持される。

従って、電流ｊ＋１、、は　サンプリング期間Ｐ、、の
φ位相の間にトランジスタＴ２Ｏ４のドレイン電極から
利用可能になる。この電流ｊ＋ｉｎは電流ミラー回路の
トランジスタＴ２３０とＴ２３１を具える第２出力分技
で生成され、従ってトランジスタＴ２３２に印加され、
それが第２メモリセルのカスコード接続トランジスタＴ
２Ｏ５とＴ２Ｏ８の正しい電圧を生成するようになる。

サンプリング期間Ｐｎのφの間にスイッチ５２０２は閉
成し、従ってトランジスタＴ２Ｏ５からＴ２Ｏ８とキャ
パシタＣ２０２を具えるメモリセルは電流ミラー回路を
形成する。キャパシタＣ２０２はその電圧がトランジス
タＴ２Ｏ６のゲート電位に到達し、引き続いて出力電流
ｊ＋ｉ＋、がトランジスタＴ２Ｏ８のドレイン電極に生
成されるまで入力端子ｊ＋ｉｎによって充電される。サ
ンプリング期間Ｐｎのφ位相の終わりでスイッチ５２０
２は開放する。トランジスタＴ２０８のドレイン電極で
生成された電流はキャパシタＣ２０２の電荷によって値
ｊ十ｉｎに維持される。

サンプリング期間Ｐ。ヤ１のφ位相の間に、電流）＋Ｉ
ｎ−＋＋　が第１メモリセルの入力に印加される。

しかし、スイッチ５２０２が開放であるという理由で第
２７モリセルの出力は期間Ｐ。＋１の間はｊ＋ｉｈに等
しい。トランジスタＴ２Ｏ９からＴ２１２によって形成
された電流ミラーは第２メモリセルの出力からバイアス
電流ｊを引き算し、従って期間Ｐ。＋１のφ位相の間、
出力２１０における出力電流は１ゎに等しい。それ故、
期間Ｐ、のサンプルされた入力端子は期間Ｐｎ＋ｌ　の
出力で再生される。換言すれば、この回路は１サンプリ
ング期間の入力電流を蓄積するか、あるいは１サンプリ
ング期間の遅延が導入されることになる。

第１メモリセルのカスコード接続トランジスタＴ２Ｏ１
とＴ２Ｏ４のバイアス電圧は第２メモリセルの第２出力
分枝を介して導かれる。それ故、任意のサンプリング期
間のφ位相の部分に対して、第１メモリセルのカスコー
ド接続トランジスタのバイアスは１サンプリング期間だ
け遅れることとなろう。

しかし、最後のバイアス電圧はキャパシタＣ２０１を充
電するために取られた時間がサンプリング期間のφ位相
の総てを占有しないように正しく与えられよう。

第４図に示された電流メモリは、破線で囲まれた箱（ｄ
ｏｔｔｅｄ　ｂｏｘ）２５０　、破線の接続２５２、破
線の接続２５１の利用および実線の出力２１０の放棄に
よって積分器に交換できる。破線で囲まれた箱２５０内
の素子を加えた付加回路は正の電源レール２０２とｐチ
ャネル電界効果トランジスタＴ２５０のソース電極との
間に接続された抵抗器Ｒ２５０を具え、トランジスタＴ
２５０のゲート電極はトランジスタＴ２Ｏ７のゲート電
極に接続されている。トランジスタＴ２５０のドレイン
電極はｐチャネル電界効果トランジスタＴ２５１のソー
ス電極に接続され、トランジスタＴ２５１のゲート電極
はトランジスタ１２０８のゲート電極に接続されている
。抵抗器Ｒ２５３は負の電源レール２０３とｎチャネル
電界効果トランジスタＴ２５３のソース電極との間に接
続され、トランジスタＴ２５３のゲート電極はトランジ
スタＴ２１０のゲート電極に接続されている。トランジ
スタＴ２５３のドレイン電極はｎチャネル電界効果トラ
ンジスタＴ２５２のソース電極に接続され、トランジス
タＴ２５２のゲート電極はトランジスタＴ２Ｏ９のゲー
ト電極に接続されている。トランジスタＴ２５１とＴ２
５２のドレイン電極は出力２５１に接続されている。フ
ィードバック接続２５２がトランジスタＴ２Ｏ８のドレ
イン電極とトランジスタＴ２Ｏ１のドレイン電極との間
に作られている。

積分器は次のように動作する。サンプリング期間Ｐｈの
φ位相の入力端子ｉ、、は電流メモリ回路に蓄積され、
かつフィードバック通路２５２上で期間Ｐ、、のφ位相
の間に利用可能である。このように期間Ｐ。、Ｉのφ位
相において、第１メモリセルへの入力はｊ　＋Ｌｔ　＋
　　ｉｎ＋ｔ　に等しい。この電流は再び電流メモリ回
路に蓄積され、かつサンプリング期間Ｐ。＋２のφ位相
の間に、フィードバック通路２５２上で第２メモリメモ
リセルの出力で利用可能である。この電流は再び第１メ
モリセルへの入力にフィードバックされ、かつ新しい入
力電流サンプルに加えられる。トランジスタＴ２Ｏ９か
らＴ２１２によって形成された電流ミラー回路が第２メ
モリセルからの出力よりバイアス電流ｊを引き算すると
言う理由でバイアス電流ｊがフィードバックされないこ
とに注意すべきである。トランジスタＴ２５０とＴ２５
１は第２電流メモリセルの第２出力分技を形成し、一方
、トランジスタＴ２５２とＴ２５３はトランジスタＴ２
Ｏ９からＴ２１２によって形成された電流ミラー回路の
第２出力分技を形成する。トランジスタＴ２５０からＴ
２５３は出力２５１で利用可能な出力が入力端子の積分
値のＡ倍に等しいような大きさにされよう。第１および
第２メモリセルの電流比は所要の応答時間を生成し、か
つ（所望なら）損失の多い積分器を生成するために、１
から異なっていてもよい。このように第２メモリセルに
対する１より少ない電流比は損失の多い積分器を生成し
よう。

第３図および第４図に示された電流スケーリング回路と
電流メモリ回路は基本の非平衡終端回路（ｂａｓｉｃ　
ｓｉｎｇｌｅ　ｅｎｄｅｄ　ｃｉｒｅｕｉｔ）である。

完全に異なる形式もまた第１図に示された電流ミラー回
路を用いて具体化できる。異なる形のスケーリング回路
と電流メモリ回路にはこれらの電流ミラー回路の１つあ
るいはそれ以上を組み込むことができる。その上、電流
ミラー回路として既知の別の技術は例えばデバイスの不
整合の効果を減少するダイナミック素子整合を組み込む
ことができる。ダイナミック素子整合はルディ・パン・
デル・プラシエ（Ｒｕｄｙ　ｖａｎ　ｄｅｒ　Ｐｌａｓ
ｓｃｈｅ）の論文、「ダイナミック素子整合がトリムレ
ス変換器をチップ上に置＜　（Ｄｙｎａｍｉｃ　ｅｌｅ
ｍｅｎｔ　Ｍａｔｃｈｉｎｇ　ｐｕｔｓ　Ｔｒｉｍｌｅ
ｓｓＣｏｎｖｅｒｔｒｅｓ　ｏｎ　Ｃｈｉｐ）　　Ｊ、
「エレクトロニクス（巳１ｅｃｔｒｏｎｉｃｓ）　　Ｊ
　、１９８３年６月１６日に記載されている。条件によ
って、ソース負帰還抵抗器が省略できる。別のカスコー
ド接続トランジスタが各通路に接続でき、この場合には
別のカスコード接続トランジスタが最適にバイアスでき
るように別の出力分枝を備えることができる。もしカス
コード接続トランジスタの第２のペアーが使用されるな
ら、バイアス電圧発生器はチャネル幅対長さ比がカスコ
ード接続トランジスタの第２のペアーのそれの１７９で
あるダイオード接続トランジスタを具えるべきである。

カスコード接続トランジスタの第３のペアーに対して、
バイアス電圧発生トランジスタのチャネル幅対長さ比は
カスコード接続トランジスタのそれの１７１６であるべ
きである。チャネル幅対長さ比が１７ｍ２であり、ここ
でｍはダイオード接続トランジスタから数えた分枝中の
トランジスタの数に等しいと言う公式を適用する。

この開示から分かるように、他の変形が当業者にとって
明らかであろう。そのような変形は、電気回路あるいは
電子回路あるいはその構成要素部品の設計と使用で既知
であり、かつここで既に記載された特徴の代わりあるい
は追加として使用できる他の特徴を含んでいる。たとえ
クレームが特徴の特殊な組み合わせでこの出願に公式化
されているとは言え、本出願の開示の範囲が任意の新奇
な特徴あるいはここに明示的あるいは暗示的に、あるい
は当業者にとって明らかである特徴の１つもしくはそれ
以上のものの任意の新奇な特徴あるいはその特徴の新奇
な組み合わせを含むことを理解すべきであり、それが任
意のクレームで現在請求された同じ発明に関連している
かどうか、そしてそれが本発明のように同じ技術的問題
のいくつかもしくは総てを軽減するかどうかにかかわら
ずそうである。この出願は本出願あるいはそれから導か
れた任意の別の出願の遂行の間にそのような特徴および
／またはそのような特徴の組み合わせを新しいクレーム
が公式化することに注意を与えている。

（要約） 回路装置が第１および第２　ＦＥＴ　（Ｔｌ、　Ｔ３）
を具える入力分枝と、第３および第４　ＦＥＴ　（Ｔ２
．　Ｔ４）を具える出力分枝を有する低電圧カスコード
電流ミラー回路装置を含んでいる。第２および第４　Ｆ
ＥＴ　（Ｔ３．　Ｔ４）のゲート電極に正しいバイアス
電位Ｖｔ＋２Ｖｏｎを与えるために、２個の別のＦＥＴ
　（Ｔ５．　Ｔ６）を具える第２出力分技と、ＦＥＴ　
（Ｔ７．　Ｔ８）を具える別の電流ミラー回路はダイオ
ード接続ＦＥＴ（Ｔ９）を通して電流を通過させ、従っ
てそれは電圧Ｖｔ　＋Ｖｏｎを生成する。もしこの電流
が入力端子に等しいなら、ダイオード接続ＦＥＴ（Ｔ９
）　はカスコード接続トランジスタ（Ｔ３．Ｔ４）のゲ
ート幅対長さ比の１７４のそれを有するように構成され
る。

この電流ミラー回路は信号電流操作の電流スケーリング
回路と電流メモリ回路に組み込まれる。

【図面の簡単な説明】

第１図は本発明による回路装置に使用する電流ミラー回
路を示し、 第２図は固定バイアス電位を持つカスコード電流ミラー
回路を用いる電流スケーリング回路を示し、 第３図はカスコード電流回路装置を用いる電流スケーリ
ング回路を示し、 第４図はカスコード電流ミラー回路装置を用いる本発明
による電流メモリ回路を示し、第５図は第４図に示され
た電流メモリ回路に使用されたクロック信号を示してい
る。 １・・・入力　　　　　　　２・・・出力３・・・負電
源レール　　　４・・・正電源レール１００・・・入力 １０１、１０９．１２０．１２１．１２２・・・電流源
１０２・・・負電源レール　　１０３・・・正電源レー
ル１１０・・・出力＜ｉ子）２００・・・入力２０１、
２０９．２２２・・・電流源　２０２・・・正電源レー
ル２０３・・・負電源レール　　２１０・・・実線出力
２５０・・・破線で囲まれた箱 ２５１・・・破線出力 ２５２・・・破線の接続あるいはフィードバック通路特
許出願人　　エヌ・ベー・フィリップス・フルーイラン
ペンファブリケン

Claims (1)

1. 【特許請求の範囲】 １、サンプルされたアナログ電気信号を処理する回路装
   置であって、各サンプルは電流の形をしており、回路装
   置は、所定の割合で、１つあるいはそれ以上の先行サン
   プル期間の入力サンプル電流から導かれた電流を持つ現
   在のサンプル期間の入力サンプル電流、および連続する
   サンプル期間で結合手段によって生成された結合電流か
   ら処理された出力信号を導く手段を具え、 ここで回路装置は少なくとも１つの電流ミ ラー回路装置を含み、該電流ミラー回路装置は第１電流
   ミラー回路の入力回路分枝に接続された入力と第１電流
   ミラー回路の出力回路分枝に接続された出力を具え、 ここで入力回路分枝は第１および第２ＭＯＳトランジス
   タの直列配列を具え、出力回路分枝は第３および第４Ｍ
   ＯＳトランジスタの直列配列を具え、第１および第３ト
   ランジスタがカスコード接続されるように第１および第
   ３トランジスタのゲート電極は共に接続されかつバイア
   ス電源に接続され、かつ第２および第４トランジスタの
   ゲート電極は共に接続されかつ入力に接続され、そこで
   バイアス電源は入力電流に等しいバイアス電流を発生す
   る手段を具え、バイアス電流発生手段は第１電流ミラー
   回路の別の出力分枝と、別のダイオード接続トランジス
   タにバイアス電流を印加する手段、およびカスコード接
   続されたトランジスタのゲート電極に別のトランジスタ
   のドレイン電極を接続する手段を具え、 ここで別のトランジスタのゲート幅対長さ 比と別のトランジスタを通る電極が選択され、従ってＶ
   ｔがしきい値電圧でありかつＶ＿ｏ＿ｎが飽和電圧であ
   るところの電圧Ｖｔ＋２Ｖ＿ｏ＿ｎが別のトランジスタ
   にわたって生成されるようになっている回路装置。 ２、バイアス電流発生手段が第１電流ミラー回路の別の
   出力分枝と別のトランジスタとの間に挿入された第２電
   流ミラー回路をさらに具える請求項１記載の回路装置。 ３、第１電流ミラー回路の入力分枝と出力分枝の間およ
   び第２電流ミラー回路の入力分枝と出力分枝の間の電流
   比が双方とも１対１である請求項２記載の回路配列。 ４、第１電流ミラー回路の各分枝に、かつ別のトランジ
   スタと直列にソース負帰還抵抗器を含む請求項１から３
   のいずれか１つに記載の回路装置。 ５、第１電流ミラー回路の入力分枝および出力分枝の各
   々に１つあるいはそれ以上の別のカスコードトランジス
   タを含み、この装置は各々が第１バイアス電流発生手段
   と同じ形の対応する数の別のバイアス電流発生手段を含
   み、ここで別のバイアス電流発生手段の各々において別
   のトランジスタのゲート幅対長さ比がカスコードトラン
   ジスタのそれの１／ｎ＾２であり、ここでｎは２プラス
   　カスコード接続トランジスタのペアーの各メンバーと
   第１および第３トランジスタの間に接続されたカスコー
   ド接続トランジスタの数に等しい請求項１から４のいず
   れか１つに記載の回路装置。 ６、電流スケーリング回路を含む請求項１から５のいず
   れか１つに記載の回路装置。 ７、請求項１から６のいずれか１つに記載の電流ミラー
   回路を含む電流メモリ回路であって、電流ミラー回路が
   第１および第３トランジスタのゲート電極の間にスイッ
   チと、第３トランジスタのゲート電極とソース電極の間
   に接続されたキャパシタを含むことにより修正されてい
   る電流メモリ回路。 ８、バイアス電流発生器が第３トランジスタから導かれ
   た電流で給電されている請求項７記載の電流メモリ回路
   。 ９、バイアス電流発生器が第１トランジスタから導かれ
   た電流で給電されている請求項８記載の電流メモリ回路
   。 １０、請求項７から９のいずれか１つに記載の電流メモ
   リを含む積分器。