WO2007043106A1

WO2007043106A1 - バイアス回路

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Publication number: WO2007043106A1
Application number: PCT/JP2005/018132
Authority: WO
Inventors: Masahiro Kudo
Original assignee: Fujitsu Limited
Priority date: 2005-09-30
Filing date: 2005-09-30
Publication date: 2007-04-19
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Abstract

　制御回路Ｕ１は4個のＰＭＯＳトランジスタＭＰ１～ＭＰ４を備え、電圧Ｖnと電圧Ｖssが入力される。トランジスタＭＰ１、ＭＰ３とトランジスタＭＰ２、ＭＰ４は、それぞれ、基準電源Ｖddと固定電位Ｖss間に直列接続されている。トランジスタＭＰ２のゲート端子は固定電位Ｖssに接続されている。また、カレントミラーＦ１の参照電流と複製電流は、それぞれ、ソース端子がＶssに接続されたＮＭＯＳトランジスタＭ１、Ｍ２に流れる。トランジスタＭ２のゲート幅はトランジスタＭ１のゲート幅の１／４となっている。ドレイン端子は、トランジスタＭＰ１、ＭＰ２のゲート端子に接続されている。トランジスタＭＰ１のソース端子とトランジスタＭＰ３のドレイン端子の接続点はトランジスタＭ１のゲート端子に接続され、トランジスタＭＰ２のソース端子とトランジスタＭＰ４のドレイン端子の接続点はトランジスタＭ２のゲート端子に接続されている。制御回路Ｕ１は、トランジスタＭ１のオーバードライブ電圧がＶnとなるように、トランジスタＭ１のゲート端子電圧を制御する。

Description

明細書

ノィァス回路

技術分野

[0001] 本発明は、電圧駆動型のトランジスタを使用した論理回路に係り、特にシステム LSI などで使用されるバイアス回路に関する。

背景技術

[0002] 近年、 CMOS(Complementary Metal Oxide Semiconductor)回路によるシステムの 1チップ化が急速に進み、これに伴い、アナログ回路の低電圧化への要求がますます高まっている。システム LSIでは、デジタル回路は将来的に 1. 2Vあるいは IVの電源電圧で動作するようにする必要があるとされており、アナログ回路もデジタル回路と同等の電源電圧で動作する必要がある。この場合、アナログ回路においては、 MOSトランジスタのバイアス電流の設定と MOSトランジスタの特性のばらつきがもたらす問題点が顕著になってくる。 MOSトランジスタの特性のばらつきは製造プロセスのばらつきに起因する。ここで、 MOSトランジスタの特性とは、 j8や Vthなどである。

[0003] j8は、 13 = μ CoxW/Lで表現される。 μ、 Cox, W、 Lは、それぞれ、 MOSトランジスタの移動度、ゲート酸ィ匕膜の単位面積のキャパシタンス、ゲート長、ゲート幅である。 Vthは MOSトランジスタの閾値電圧である。

[0004] ここで、バイアス回路について説明する。ノィァス回路は、アナログ回路の土台となるもので、回路の安定動作を保証する上で重要である。特に、高性能アナログ回路や低電圧動作回路を設計する際に重要となる。

[0005] アナログ回路では、主に、飽和特性領域で動作する MOSトランジスタを使用する。

MOSトランジスタのオーバードライブ電圧 Vodを、 Vod =Vgs— Vthと定義すると、ァナログ回路にぉ、て飽和特性領域で動作させる MOSトランジスタの Vdsは、 Vodよりも大きな値となるようにバイアス電圧を決定する。ここで、 Vth、 Vgs、 Vdsは、それぞれ、 MOSトランジスタの閾値電圧、ゲートソース間電圧、ドレインソース間電圧である。

[0006] CMOSアナログ回路では、電源電圧間に飽和特性領域で動作する MOSトランジスタを複数段接続して回路を構成するので、各電流パスの MOSトランジスタの Vdsの合計は電源電圧の値と等しくなる。したがって、電源電圧が下がるにつれ、 MOSトランジスタの Vodは小さく設定せざるを得なくなる。

[0007] この理由について説明する。各 MOSトランジスタの「Vodの上限」は、電源電圧と信号振幅により決定される。したがって、 Vodが製造ばらつきや温度などにより変動する場合には、 Vodの変動幅が Vodmin〜Vodmaxであるとすると（Vodminは Vodの最小値、 Vodmaxは Vodの最大値）、 Vodmaxが前述の Vodの上限以下に収まる必要がある。したがって、典型的（平均的）な Vodは、必然的に前記 Vodの上限よりも小さく設定されることになる。もしそうでなければ、 Vodmaxは前記 Vodの上限を超えてしまうからである。

[0008] Vodは MOSトランジスタの特性とバイアス電流により定まる力 MOSトランジスタの特性は製造プロセスにより変動する。 MOSトランジスタのバイアス回路力その製造プロセスの変動に対して Vodを変動させるようなバイアス電流を生成する場合、変動する Vodの上限が上述したように電源電圧で制限されるため、変動する Vodの下限は電源電圧による制限よりもさらに小さな値となる。小さな Vodで動作する MOSトランジスタはノイズ特性及びマッチング特性が劣化する力低電源電圧において、製造プロセス変動による非常に小さな Vodでの MOSトランジスタの動作まで考慮する必要がある場合、上記 2つの特性の劣化は顕著なものとなり、回路設計が非常に困難なものになる。

[0009] ここで、小さな Vodで動作する MOSトランジスタがノイズ特性及びマッチング特性が劣化するメカニズムについて詳しく説明する。

ここでは、重要なアナログ要素回路の一つであるカレントミラーを例にして説明する

[0010] 飽和特性領域で動作する MOSトランジスタのドレイン電流 Idは、 2乗則を用いて、 Id= ( β Ζ2) Vod²で与えられる。 /3は、前述したように製造プロセスと温度及びトランジスタのサイズで決まる定数である。

[0011] このとき、 MOSトランジスタの電圧変化に対する電流変化を示すパラメータ gm (相互コンダクタンス）は、

となる。

[0012] したがって、 gm= 2IdZVodとなる。

この式から、 Vodに対する電流変化の量 gmは、あるバイアス電流 Idのもとで Vodに反比例することが分かる。また、 Vod=Vgs—Vthであるので、 Vodは Vgsに加わるノィズ（フリッカーノイズや外来のノイズ)及び Vthの誤差 (製造された個々の MOSトランジスタの Vthのばらつき）により変動する。この Vodの変動が電流誤差になる割合が g mといえるので、あるバイアス電流 Idのもとで gmが大きいほう力ノイズやマッチングの誤差の影響を受けやすい。よって、 gmの値に反比例する Vodが小さいほど、ノイズ特性及びマッチング特性が劣化する。

[0013] 従来、製造プロセスの変動に対してトランジスタのノィァス電流や gmの変動を補償して一定に保つバイアス回路は考案されている。し力しながら、トランジスタの製造プロセス変動に対してトランジスタの Vodの変動を補償するバイアス回路はまだ考案されていない。

特許文献 1：特願平 3— 99518号公報

発明の開示

[0014] 本発明の目的は、製造プロセスや温度の変動などによるトランジスタの特性の変動に影響されることなぐ任意のオーバードライブ電圧を設定可能にするバイアス回路を提供することである。

[0015] 本発明のバイアス回路は、任意のミラー比をもつカレントミラーと、前記カレントミラ一の参照電流が流れる第 1のトランジスタと、前記カレントミラーの複製電流が流れる第 2のトランジスタと、前記第 1及び第 2のトランジスタのゲート端子に電圧を印可する制御回路を備え、前記第 1及び第 2のトランジスタのソース端子は共通の固定電位に接続され、前記制御回路は 2つの電圧入力端子を有することを特徴とする。

[0016] 本発明のバイアス回路において、例えば、前記第 1のトランジスタと前記第 2のトランジスタは、同一の導電型である。

本発明のバイアス回路において、例えば、前記第 2のトランジスタのゲート幅は、前記第 1のトランジスタのゲート幅の 1Z4である。 [0017] 本発明のバイアス回路の第 1態様においては、前記制御回路は、前記第 2のトランジスタのドレイン端子を利用して、前記第 1のトランジスタのゲート端子電圧を制御するような構成となる。

[0018] 上記バイアス回路の第 1態様において、例えば、前記制御回路は、前記第 2のトランジスタのドレイン端子電圧を監視して、前記第 1のトランジスタのゲート端子電圧を制御するような構成としてもょ、。

[0019] 上記バイアス回路の第 1態様において、例えば、前記制御回路は、前記カレントミラ一の複製電流と前記第 2のトランジスタの電流を比較することにより、前記第 1のトランジスタのゲート端子電圧を制御するような構成としてもよい。

[0020] 上記バイアス回路の第 1態様において、例えば、前記制御回路は、前記第 1のトランジスタのゲート端子電圧と前記第 2のトランジスタのゲート端子電圧の電位差が前記第 1の電圧と前記第 2の電圧の電位差に等しくなり、かつ、前記第 2のトランジスタが前記カレントミラーの複製電流と等し、電流を流すように、前記第 1のトランジスタのゲート端子電圧を制御するような構成としてもょ、。

[0021] 本発明のバイアス回路の第 2態様においては、上記バイアス回路の第 1態様において、例えば、前記制御回路は、第 1の電圧が入力される第 1の電圧入力端子と、第 2の電圧が入力される第 2の電圧入力端子を有し、前記第 1のトランジスタと前記第 2 のトランジスタのゲート端子の電位差が前記第 1の電圧と前記第 2の電圧の電位差に等しくなり、かつ、前記第 2のトランジスタが前記カレントミラーの複製電流と等しい電流を流すように、前記第 1のトランジスタのゲート端子電圧を制御するような構成となる。

[0022] 上記バイアス回路の第 2態様において、例えば、前記第 1の電圧入力端子は、前記第 1のトランジスタの基準電源に接続されるような構成としてもよい。

上記バイアス回路の第 2態様において、例えば、前記制御回路は、前記第 2のトランジスタのドレイン端子電圧を監視して、前記第 2のトランジスタのゲート端子電圧を制御するような構成としてもょ、。

[0023] 本発明のバイアス回路の第 3態様においては、上記バイアス回路の第 2態様において、前記第 1のトランジスタのオーバードライブ電圧は、前記第 2の電圧に等しい構成となる。

[0024] 上記バイアス回路の第 3態様において、例えば、前記制御回路は、前記第 1のトランジスタのゲート端子電圧と前記第 2のトランジスタのゲート端子電圧との電位差が前記第 1の電圧と前記第 2の電圧の電位差に等しくなるように制御するような構成としてちょい。

[0025] 本発明のバイアス回路の第 4態様においては、上記バイアス回路の第 2態様において、前記制御回路は、電源と基準電位間に直列接続された第 5及び第 7のトランジスタと、電源と基準電位間に直列接続された第 6及び第 8のトランジスタを有し、前記第 5のトランジスタと前記第 7のトランジスタの接続点は前記第 2のトランジスタのゲート端子に接続され、前記第 6のトランジスタと前記第 8のトランジスタの接続点は前記第 1のトランジスタのゲート端子に接続され、前記第 5及び第 6のトランジスタは、前記第 2のトランジスタのドレイン端子電圧を基に電流を生成するように構成される。

[0026] 上記バイアス回路の第 4態様において、例えば、前記第 1及び第 2のトランジスタは第 1の導電型であり、前記第 5、 6, 7及び 8のトランジスタは第 2の導電型である。本発明のバイアス回路の第 ₅態様は、上記バイアス回路の第 2態様において、前記制御回路は、 2つの差動信号を比較して電圧を出力する差動増幅器を備え、該差動増幅器は、前記第 1の電圧と前記第 2の電圧を第 1の差動信号して入力する入力端子と、前記第 2のドレイン端子電圧と前記差動増幅器の出力電圧を第 2の差動信号として入力する入力端子を有し、前記差動増幅器の出力端子は前記第 1のトランジスタのゲート端子に接続されており、前記第 2のトランジスタのゲート端子とドレイン端子は接続されてヽるような構成となる。

[0027] 本発明のバイアス回路は、第 2のトランジスタのドレイン端子の電圧等を監視しながら、前記第 1のトランジスタのゲート端子電圧を制御する。このため、本発明のバイァス回路は、製造プロセスや温度変動などに起因する第 1及び第 2のトランジスタの特性の変動に影響されることなぐ第 1及び第 2のトランジスタのオーバードライブ電圧を任意の値に制御することができる。

図面の簡単な説明

[0028] [図 1]本発明のバイアス回路の原理を説明する概念図である。 [図 2]図 1のバイアス回路の構成を限定した概念図である。

[図 3]図 2のバイアス回路のより具体的な構成例を示す概念図である。

[図 4]図 3のバイアス回路の動作を説明するためのグラフである。

[図 5]図 2のバイアス回路の第 1実施例を示す図である。

[図 6]図 2のバイアス回路の第 2実施例を示す図である。

[図 7]図 2のバイアス回路の第 3実施例を示す図である。

[図 8]図 7の制御回路 U1の差動増幅器の入出力構成を示す図である。

[図 9]図 8の差動増幅器の回路構成を示す図である。

[図 10]図 9の差動増幅器を導電型を反転させた MOSトランジスタで構成した場合の回路図である。

[図 11]図 7のバイアス回路の動作を説明するためのグラフである。

発明を実施するための最良の形態

[0029] 以下、図面を参照しながら、本発明の実施形態について説明する。

[本発明のバイアス回路の原理]

図 1は、本発明のバイアス回路の原理を説明する概念図である。

[0030] 同図に示すバイアス回路 10は、任意のミラー比をもつカレントミラー F1と、該カレントミラー F1の参照電流が流れる第 1のトランジスタ Mlと、該カレントミラー F1の複製電流が流れる第 2のトランジスタ M2と、前記第 1及び第 2のトランジスタ Ml、 M2のゲート端子に電圧を印可する制御回路 U1から構成されている。

図 1では、第 1及び第 2のトランジスタ Ml、 M2は nチャネル MOSFET(NMOSトランジスタ）となっているが、 pチャネル MOSトランジスタ（PMOSトランジスタ）であってもよい。

[0031] カレントミラー F1はミラー比 Kを有するカレントミラーであり、参照電流 Irefと複製電流 lout (参照電流 Irefの K倍）を出力する。

制御回路 U1は、電圧 VIが印可される第 1の入力端子と電圧 V2が印可される第 2 の入力端子を有し、第 1のトランジスタ Ml (以下、単にトランジスタ Mlと記載)と第 2 のトランジスタ（以下、単にトランジスタ M2と記載)のゲート端子電圧の電位差が電圧 VIと電圧 V2の電位差に等しくなり、かつ、トランジスタ M2にカレントミラー F1の複製電流 loutと等しい電流が流れるように、トランジスタ Ml、 M2にゲート端子電圧を供給する機能を有する。ここで、制御回路の入力端子電圧 VI、 V2が、それぞれ、トランジスタ Ml、 M2のゲート端子電圧に必ずしも等しいとは限らない。

[図 1のバイアス回路の限定的な構成]

図 2は、図 1のバイアス回路の構成をより限定した概念図である。

図 2において、図 1のバイアス回路 10の構成要素と同一の構成要素には同じ符号を付与しており、重複部分の説明は省略する。

[0032] 図 2に示すバイアス回路 20が図 1に示すバイアス回路 10と異なるのは、制御回路 U1が NMOSトランジスタ M2のドレイン端子と接続されていることである。

制御回路 U1は、 NMOSトランジスタ M2のドレイン端子を利用して、 NMOSトランジスタ Ml、 M2のゲート端子電圧を制御する。制御回路 U1は、トランジスタ M2のドレイン端子電圧に基づき、トランジスタ M2がカレントミラー F1の複製電流 loutと等しい電流を流しているかどうかを判定することにより上記制御を実現する。

[0033] 例えば、カレントミラー F1の複製電流 Ioul:よりもトランジスタ M2の電流が大きい場合には、トランジスタ M2のドレイン端子に供給される電流よりも引き抜かれる電流が大きいので、トランジスタ M2のドレイン端子電圧は下がる。逆に、トランジスタ M2の電流がカレントミラー F1の複製電流 loutよりも小さい場合には、トランジスタ M2のドレイン端子電圧は下がる。

[0034] したがって、制御回路 U1は、トランジスタ M2のドレイン端子を利用して、カレントミラー F1の複製電流 loutとトランジスタ M2の電流を比較することで、トランジスタ Ml、 M2のゲート端子電圧を制御することが可能である。また、制御回路 U1の内部でトランジスタ M2のゲート端子とドレイン端子を実質的に短絡させる構成をとり、トランジスタ M2のドレイン端子電圧 (すなわちトランジスタ M2のゲート端子電圧）を監視することで、トランジスタ Mlのゲート端子電圧を制御することも可能である。

[図 2のバイアス回路のより具体的な構成例]

図 3は、図 2のバイアス回路 20のより具体的な構成例を示す概念図である。図 3において、図 2に示されたバイアス回路 20の構成要素と同一の構成要素には同一の符号を付与しており、重複部分の説明は省略する。 [0035] 図 3に示すバイアス回路 30はバイアス電圧 Vbの出力端子 31を有するバイアス回路であり、該バイアス電圧 Vbはトランジスタ Mlのゲート端子電圧でもある。バイアス回路 30においては、トランジスタ M2のゲート幅はトランジスタ Mlのゲート幅の 1Z4 となっており、カレントミラー F1の電流のミラー比 Kは 1となっている。したがって、 Iref = Iout (Il)となる。また、制御回路 U1の入力端子電圧 VI、 V2は、それぞれ、 OV(V ss)、 Vnとなっている。

[0036] カレントミラー F1は、第 1の pチャネル MOSFET(PMOSトランジスタ） M3と、第 2の pチャネル MOSFET(PMOSトランジスタ） M4とを備えており、 NMOSトランジスタ M 1に流れる電流 IIを複製して NMOSトランジスタ M2に供給する。 PMOSトランジスタ M3と PMOSトランジスタ M4は、基準電源 Vddに並列接続されており、それらのソース端子が基準電源 Vddに接続されて!、る。 PMOSトランジスタ M3のゲート端子と PM OSトランジスタ M4のゲート端子は互いに接続されており、それらの PMOSトランジスタ Ml、 M2のゲート端子は PMOSトランジスタ M3のドレイン端子に接続されている。 PMOSトランジスタ M3のドレイン端子は NMOSトランジスタ Mlのドレイン端子に接続され、 PMOSトランジスタ M4のドレイン端子は NMOSトランジスタ M2のドレイン端子に接続されている。

[0037] 制御回路 U1は、直列接続された定電圧源 Vnと可変電圧源 Vsで表される機能を備えており、定電圧源 Vnの正極が NMOSトランジスタ M2のゲート端子と接続されて!ヽる。可変電圧源 Vsの負極は基準電位 Vssに接続されて、る。

[0038] 制御回路 U1は、入力端子電圧 VI、 V2を Vsだけシフトさせ、シフトされた電圧 VI

+Vs、 V2+Vsを、それぞれ、トランジスタ Ml、 M2のゲート端子に与える。そして、トランジスタ M2のドレイン端子電圧を基に、該ドレイン端子電圧が高いときには Vsを小さくし、低いときには Vsを大きくするように制御して、トランジスタ Ml、 M2のゲート端子電圧を制御する。

[0039] ここで、上記制御回路 U1によるトランジスタ Ml、 M2のゲート端子電圧の制御動作を詳しく説明する。

飽和領域のトランジスタの電流が 2乗則に従うとすると、トランジスタ Ml、 M2の電流 IM1、 IM2は、それぞれ下記の式（1)、（2)で表される。 [0040] ΙΜ1=(^ Cox/2) (Wn/L) (Vs-Vth)² (1) ΙΜ2=(μ Cox/2) (Wn/4L) (Vs+Vn-Vth)² (2) ここで、 μは移動度、 Coxは単位面積あたりのゲート容量、 Wnはトランジスタ Mlのゲート幅、 Lはトランジスタ Ml、 M2のチャネル長、 Vthはトランジスタ Ml、 M2の閾値電圧である。

[0041] カレントミラー F1により、 IM1=IM2となるので、式（1)、（2)から、

( μ Cox/2) (Wn/L) (Vs—Vth)²= Cox/2) (Wn/4L) (Vs+Vn-Vth)² (3) となる。

[0042] 式（3)の両辺の平方根をとると、

(Vs-Vth) = (Vs+Vn-Vth)/2 (4) となるので、式 (4)から

Vs-Vth=Vn (5)

が得られる。

[0043] トランジスタのオーバードライブ電圧は、（ゲート'ソース間電圧閾値電圧)で定義されるので、式（5)の左辺は、トランジスタ Mlのオーバードライブ電圧となる。したがつて、バイアス回路 30においては、トランジスタ Mlのオーバードライブ電圧が Vn (この例では、制御回路 U1の入力端子電圧 V2と VIの電位差）となるように制御される。

[0044] この構成例においては、カレントミラー F1の電流のミラー比は 1、トランジスタ M2のゲート幅はトランジスタ Mlのゲート幅の 1Z4とし、トランジスタの電流が 2乗則に従う場合について説明したが、もちろん、本発明はこの限定された条件以外の場合についても有効である。一般的に、カレントミラー F1の電流のミラー比が K、トランジスタ Μ 2のゲート幅はトランジスタ Mlのゲート幅の 1ZNであり、また飽和領域のトランジスタの電流がオーバードライブ電圧の α乗に比例するとすると、トランジスタ Mlのオーバ一ドライブ電圧 Vodは下記の式（6)で表される。

[0045] Vod= Vn/ ( (KN) ^{1/ α}~1) (6)

このように、一般的な場合においてもトランジスタ Mlのオーバードライブ電圧を Vn に比例する値に任意に制御することが可能である。図 3の構成例は、式 (6)において K=l、 N=4、 a =2を想定してトランジスタ Mlのオーバードライブ電圧を Vnと等しくすることを意図した構成例である。

[図 3のバイアス回路の動作説明]

上述したバイアス回路 30による制御の詳細を、図 4を参照しながら説明する。

[0046] 図 4のグラフにおいて、縦軸はカレントミラー F1の電流 II、横軸はトランジスタ Ml、 M2のゲート端子電圧である。ここでは、 NMOSトランジスタであるトランジスタ Ml、 M2の閾値電圧が 0. 5Vであるとしている。

[0047] 図 4において、 IM1、 IM2は、それぞれ、 NMOSトランジスタ Ml、 M2の電流である。電流 IM1、 IM2は、それぞれ、トランジスタ Ml、 M2のゲート端子電圧に対して 2 乗の特性を示す。トランジスタ Mlのゲート幅はトランジスタ M2のゲート幅の 4倍であるため、あるゲート電圧に対する IM1は IM2の 4倍となっている。トランジスタ Ml、 M 2の電流 IM1、 IM2の絶対的な大きさや閾値電圧は、製造プロセスやトランジスタのサイズにより異なる。

[0048] 図 3のバイアス回路 30においては、トランジスタ M2のゲート端子電圧はトランジスタ Mlのゲート端子電圧よりも Vnだけ高ぐまたトランジスタ Mlとトランジスタ M2が等しい状態に置かれる。例えば、 Vn=0. 15Vとした場合、図 4の中央の水平方向の矢印 Aとそれに垂直方向の破線が示すとおり、トランジスタ Mlのゲート端子電圧が 0. 65 Vにおいて、この条件が満たされる。

[0049] すなわち、トランジスタ M2とトランジスタ Mlのゲート端子電圧の差がちょうど Vnである状態で、電流 IM1と電流 IM2が等しくなつている。このとき、トランジスタ Mlのゲート端子電圧は 0. 65V、閾値電圧は 0. 5Vなので、トランジスタ Mlのオーバードライブ電圧は 0. 15V(=Vn)になるように制御される。

[0050] 次に、バイアス回路 30において、上記制御が負帰還により収束する過程について説明する。

トランジスタ Mlのゲート端子電圧が最終的に収束する電圧 (この例では、 0. 65V) よりも高い時点においては、トランジスタ M2の電流 IM2はトランジスタ Mlの電流 IM 1よりも小さくなる（図 4の一番上の水平方向の矢印 Bを参照)。このとき、トランジスタ M2のドレイン端子電圧は上がる力制御回路 U1がトランジスタ M2のドレイン端子電圧が上がった場合、トランジスタ Ml、 M2のゲート端子電圧を下げるように制御するので、トランジスタ Mlのゲート端子電圧が正しい方向、すなわち、最終的に収束する電圧 (現時点よりも低、電圧）に近づくように制御される。

[0051] 逆に、トランジスタ Mlのゲート端子電圧が最終的に収束する電圧よりも低い時点においては、トランジスタ M2の電流 IM2はトランジスタ Mlの電流 IM1よりも大きくなる（図 4の一番下の水平方向の矢印 Cを参照）。このとき、制御回路 U1がトランジスタ M2 のドレイン端子電圧が下がった場合、トランジスタ Ml、 M2のゲート端子電圧を上げるように制御するので、トランジスタ Mlのゲート端子電圧が正しい方向、すなわち、最終的に収束する電圧 (現時点での電圧よりも高い電圧）に近づけられる。

[0052] このように、バイアス回路 30においては、トランジスタ Ml、 M2の特性が製造プロセスゃ温度などにより変動しても、トランジスタ Ml、 M2のオーバードライブ電圧を任意の電圧 Vnで制御することができる。

[図 2のバイアス回路 20の第 1実施例]

図 5は、図 2のバイアス回路 20の第 1実施例を示す図であり、制御回路 U1のトランジスタレベルでの具体的な構成例を示している。尚、図 5において、図 3のバイアス回路 30の構成要素と同一の構成要素には同一の符号を付与しており、重複した部分の説明は省略する。

[0053] 図 5に示すバイアス回路 40おいては、制御回路 U1は 4個の pチャネル MOSFET( PMOSトランジスタ） MP1〜MP4から構成されて!、る。

PMOSトランジスタ MP 1と PMOSトランジスタ MP3は、基準電源 Vddと Vssの間に直列接続されており、 PMOSトランジスタ MP 1のドレイン端子と PMOSトランジスタ M P3のソース端子が接続されて!、る。 PMOSトランジスタ MP2と PMOSトランジスタ M P4も、同様に、基準電源 Vddと Vssの間に直列接続されており、 PMOSトランジスタ MP2のドレイン端子と PMOSトランジスタ MP4のソース端子が接続されて!、る。また、 PMOSトランジスタ MP3のソース端子は NMOSトランジスタ Mlのゲート端子に接続され、 PMOSトランジスタ MP4のソース端子は NMOSトランジスタ M2のゲート端子に接続されている。

[0054] PMOSトランジスタ MP 1、 MP2は、 NMOSトランジスタ M2のドレイン端子電圧を基に電流 12を生成する。このとき、電流 12は、 NMOSトランジスタ M2のドレイン端子電圧が高いほど、 PMOSトランジスタ MP1、 MP2のゲートソース間電圧（の絶対値）が低いいため小さくなる。また、 NMOSトランジスタ M2のドレイン端子電圧が低いほど、 PMOSトランジスタ MP 1、 MP2のゲートソース間電圧（の絶対値）が高いため大きくなる。

[0055] PMOSトランジスタ MP 1、 MP2の生成電流 12は、それぞれ、 PMOSトランジスタ M P3、 MP4のソース端子に入力される。

PMOSトランジスタ MP3、 MP4のゲート端子には、それぞれ、電圧 VI、 V2が与えられる。図 5のバイアス回路 40の場合には、 Vl = 0V(Vss)、 V2=Vnとなっている。 PMOSトランジスタ MP3、 MP4のゲートソース間電圧は電流 12で決定され、電流 I 2力 S大きいほど、その絶対値は大きくなる。ここでは、 PMOSトランジスタ MP3、 MP4 のゲート一ソース間電圧の絶対値を I Vgsp Iとする。この I Vgsp Iは、図 3のバイァス回路 30の可変電圧源 Vsの機能に相当する。

[0056] PMOSトランジスタ MP3、 MP4には、ゲート端子電圧として、それぞれ、 0V、 Vnが与えられているため、それらのソース端子電圧は該ゲート端子電圧に対して I Vgsp Iだけ上昇する。この場合には、 PMOSトランジスタ MP3のソース端子電圧は I Vg sp I、 PMOSトランジスタ MP4のソース端子電圧は I Vgsp | +Vnとなる。

[0057] 上述したように、 I Vgsp Iは、 NMOSトランジスタ M2のドレイン端子電圧が高いほど小さくなり、 NMOSトランジスタ M2のドレイン端子電圧が低いほど大きくなる。したがって、制御回路 U1は、 NMOSトランジスタ M2のドレイン端子電圧を基に、該ドレイン端子電圧が高いときには NMOSトランジスタ Ml、 M2のゲート端子電圧（の絶対値）を小さくし、該ドレイン端子電圧が低いときには NMOSトランジスタ Ml、 M2のゲート端子電圧 (の絶対値)を大きくする制御を行う（図 4参照)。

[0058] このように、バイアス回路 40においても、トランジスタ Ml、 M2のオーバードライブ電圧を、トランジスタ Mlの特性が製造プロセスや温度などにより変動しても、任意の電圧 Vnで制御することができる。

[図 2のバイアス回路 20の第 2実施例]

図 6は、図 2のバイアス回路 20の第 2実施例を示す図である。

[0059] 図 6のバイアス回路 50は、図 4のバイアス回路 40において、 MOSトランジスタの導電型を反転させた構成となっている。すなわち、制御回路 U1の MOSトランジスタ M N1〜MN4は NMOSトランジスタであり、カレントミラー F1の MOSトランジスタ M3、 M4も NMOSトランジスタとなっている。また、トランジスタ Ml、 M2は PMOSトランジスタとなっている。

[0060] ノィァス回路 50においては、上記トランジスタの反転に応じて、制御回路 U1とカレントミラー F1の構成もノィァス回路 40とは異なっている。

制御回路 U1においては、 NMOSトランジスタ MN1、 MN2のソース端子が基準電位 Vssに接続され、 NMOSトランジスタ MN3、 MN4のドレイン端子が電源 Vddに接続されている。カレントミラー F1においては、 NMOSトランジスタ M3、 M4のソース端子が基準電位 Vssに接続されている。また、 PMOSトランジスタ Ml、 M2のソース端子が電源 Vddに接続されており、カレントミラー F1により、同じ電流 IIが流れるように構成されている。

[0061] バイアス回路 50の制御回路 U1は、 PMOSトランジスタ M2のドレイン端子電圧を監視することにより、負帰還ループにより、 PMOSトランジスタ Ml、 M2のゲート端子電圧を適切に制御する。このバイアス回路 50の制御回路 U1の制御動作は、バイアス回路 40の制御回路 U1の動作と略同様なので詳しい説明は省略する。

[図 2のバイアス回路 20の第 3実施例]

図 7は、図 2のバイアス回路 20の第 3実施例を示す図である。図 7において、図 2のノィァス回路 20の構成要素と同一の構成要素には同じ符号を付与しおり、重複した部分の説明は省略する。また、図 7では、トランジスタ Ml、 M2は NMOSトランジスタとなって!/、るが PMOSトランジスタであってもよ!/、。

[0062] 図 7のバイアス回路 60の制御回路 U1は、差動増幅器 A1を備えている。

図 8は、前記差動増幅器 A1の構成を示す図である。

差動増幅器 A1は、 Vlp、 Vim, V2p、 V2mの電圧がそれぞれ入力される 4つの入力端子と出力端子 Voutを備えている。差動増幅器 A1は、 2つの差動信号を比較して電圧を出力する差動増幅器であり、これら 2つの差動信号は、それぞれ、 Vlpと VI m、 V2pと V2mにより与えられる。このとき、差動増幅器 A1のゲインを Gとすると、 Vout は次式（7)で与えられる。 [0063] Vout=G ( (Vlp-Vlm) - (V2p-V2m) ) +Vc (7) ここで、 Vcは入力が平衡状態にあるときの Voutであり、任意の値をとる。

[0064] 差動増幅器 A1は、例えば、図 9のような回路で構成される。図 9の構成は公知なので、ここでは詳しい説明は省略する。

図 9に示す構成の差動増幅器 A1は、図 8のバイアス回路 60の制御回路 U1に適したものである。上述した図 6のバイアス回路 50のように、トランジスタ Ml、 M2が PMO Sトランジスタであるバイアス回路には、図 10に示すような NMOSトランジスタの入力回路と PMOSトランジスタの負荷を組み合わせた構成も考えられる。図 10に示す差動増幅器の構成も公知なので、その詳しい説明は省略する。

[0065] 差動増幅器については、入力電圧範囲と出力電圧範囲が限られている場合があり、図 9の構成では、比較的低いレベル (Vssに近い）の電圧入力範囲をもち、また NM OSトランジスタの負荷で出力するので、 NMOSトランジスタのゲート端子を駆動するのに適している。一方、図 10の構成の差動増幅器は、比較的高いレベル (Vddに近い）の電圧入力範囲をもち、また PMOSトランジスタの負荷で出力するので、 PMOS トランジスタのゲート端子を駆動するのに適している。

[0066] 次に、図 9の構成の差動増幅器 A1を用いた制御回路 U1の動作を説明する。

ここでは、説明を簡単にするために、 VIは OV (Vss)に接続し、 V2には電圧 Vn を与えるものとする。また、カレントミラー F1のミラー比は 1とし、トランジスタ M2のゲート幅はトランジスタ Mlの 1Z4であるとする。

[0067] 図 7のバイアス回路 60では、トランジスタ M2は、ゲート端子がドレイン端子と接続されており、ダイオード接続構成となっている。トランジスタ Mlの電流はカレントミラー F 1により複製され、トランジスタ M2にはトランジスタ Mlと同じ電流が流れる。トランジスタ M2はダイオード接続となっているので、トランジスタ M2のゲート端子電圧は、トランジスタ M2がトランジスタ Mlと同じ電流を流すようなゲートソース間電圧を示す値となる。

[0068] 差動増幅器 A1の 2つの正の差動入力端子には、それぞれ、 V2と VI (すなわち、 V nと Vss)が接続されている。また、差動増幅器 A1の 2つの負の差動入力端子には、それぞれ、トランジスタ M2、 Mlのゲート端子が接続されている。また、差動増幅器 A 1の出力端子はトランジスタ Mlのゲート端子に接続され、トランジスタ Mlの電流はゲート一ソース間電圧で決定される。

[0069] まず、バイアス回路 60の系が負帰還ループを形成することを説明する。

トランジスタ Mlのゲート端子電圧 (すなわち、差動増幅器 A1の出力電圧 Vout)が微少量 Δνだけ上がった場合を想定する。このとき、トランジスタ Mlが流す電流は Δ Vの上昇に対応する微少量の電流 ΔΙだけ大きくなる。この ΔΙは、カレントミラー F1によりトランジスタ M2の電流に複製される。このため、トランジスタ M2の電流も、 ΔΙだけ上昇する。このとき、トランジスタ M2のゲート一ソース間電圧は ΔΙの増加分に対応する電圧だけ高くなる (この増加分は、トランジスタの電流が 2乗則で表わされ、トランジスタ M2のゲート幅がトランジスタ Mlのゲート幅の 1Z4である場合には 2 Δνに相当する）。トランジスタ Μ2のゲート端子は差動増幅器 A1の負の差動入力の正入力端子に接続されているので、トランジスタ Μ2のゲート端子電圧の上昇により、差動増幅器 A1の出力電圧 Voutは差動増幅器 A1のゲインで増幅された電圧だけ下降する

[0070] このように、トランジスタ Mlのゲート端子電圧が微少量だけ上がった場合、差動増幅器 A1の出力電圧 Voutは下がる（差動増幅器 A1のゲインを Gとすると、 2G X A V だけ下がる）ように作用するので、ノィァス回路 60の構成は負帰還である。

[0071] 差動増幅器 A1のゲインが充分大きい（例えば、 40dB= 100倍程度のゲイン）とすると、通常の差動増幅器と同様に、負帰還ループが収束した後の入力電圧は等しいとみなすことができる。

[0072] すなわち、負の差動入力電圧は正の差動入力電圧と等しくなり、トランジスタ M2のゲート端子電圧とトランジスタ Mlのゲート端子電圧の差は、 V2と VIの差、つまり Vn に等しくなる。このときの動作を、図 11のグラフを参照しながら説明する。

[0073] 図 11のグラフは、図 4のグラフと同様に、縦軸が電流、横軸がトランジスタのゲート端子電圧となっている。ここでは、 NMOSトランジスタの閾値電圧は 0. 5Vと仮定しており、その電流は 2乗則 (1= ( β /2) (Vgs -Vth) ²)に従うものとしている。また、 Vn は 0. 15Vとしている。

[0074] 差動増幅器 A1の出力電圧 Voutはトランジスタ Mlのゲート端子電圧であり、図 11 に示す例では、矢印 Dで示すように、差動増幅器 A1が 0. 65Vを出力するときに、トランジスタ M 1とトランジスタ M2のゲート端子電圧の差が Vnとなり、 "トランジスタ M 1とトランジスタ M2の流す電流が等、状態"が達成されて！、る。

[0075] 次に、図 7のバイアス回路 60が負帰還により収束する動作を説明する。

図 11の矢印 Eで示すように、差動増幅器 A1の出力電圧 Vout力 0. 65Vよりも高いときには、カレントミラー F1が流す同じ電流に対して、トランジスタ M2のゲート端子電圧はトランジスタ Mlのゲート端子電圧よりも高ぐその差は Vnよりも大きくなつている。したがって、差動増幅器 A1の負の差動入力電圧の方が正の差動入力電圧よりも大きくなるため、差動増幅器 A1の出力電圧 Voutは下がり、最終的に、収束電圧 (0. 65V)に近づけられる。

[0076] 逆に、図 11の矢印 Fで示すように、差動増幅器 A1の出力電圧が 0. 65Vよりも低いときには、カレントミラー F1が流す同じ電流に対して、トランジスタ M2のゲート端子電圧はトランジスタ Mlのゲート端子電圧よりも低ぐその差が Vn

よりも小さくなつている。したがって、差動増幅器 A1の負の差動入力電圧の方が正の差動入力電圧よりも小さくなるため、差動増幅器 A1の出力電圧は上がり、最終的に、収束電圧（0. 65V)に近づけられる。

[0077] 上述したバイアス回路は、いずれも、トランジスタとして MOSFETを使用しているが、本発明のバイアス回路は、 MOSFET以外のトランジスタで構成することも可能である。また、カレントミラーも上述した構成に限定されるものではない。

産業上の利用可能性

[0078] 本発明は、低電源電圧のシステム LSIのマクロ設計に有望である。

Claims

請求の範囲

[1] 任意のミラー比をもつカレントミラーと、

前記カレントミラーの参照電流が流れる第 1のトランジスタと、

前記カレントミラーの複製電流が流れる第 2のトランジスタと、

前記第 1及び第 2のトランジスタのゲート端子に電圧を印可する制御回路を備え、前記第 1及び第 2のトランジスタのソース端子は共通の固定電位に接続され、前記制御回路は 2つの電圧入力端子を有することを特徴とするバイアス回路。

[2] 請求項 1記載のバイアス回路であって、

前記制御回路は、前記第 2のトランジスタのドレイン端子を利用して、前記第 1のトランジスタのゲート端子電圧を制御することを特徴とする。

[3] 請求項 2記載のバイアス回路であって、

前記制御回路は、前記第 2のトランジスタのゲート端子とドレイン端子を実質的に接続し、前記第 2のトランジスタのドレイン端子電圧を監視して、前記第 1のトランジスタのゲート端子電圧を制御することを特徴とする。

[4] 請求項 2記載のバイアス回路であって、

前記制御回路は、前記カレントミラーの複製電流と前記第 2のトランジスタの電流を比較することにより、前記第 1のトランジスタのゲート端子電圧を制御することを特徴とする。

[5] 請求項 2記載のバイアス回路であって、

前記制御回路は、前記第 1のトランジスタのゲート端子電圧と前記第 2のトランジスタのゲート端子電圧の電位差が前記第 1の電圧と前記第 2の電圧の電位差に等しくなり、かつ、前記第 2のトランジスタが前記カレントミラーの複製電流と等しい電流を流すように、前記第 1のトランジスタのゲート端子電圧を制御することを特徴とする。

[6] 請求項 2記載のバイアス回路であって、

前記制御回路は、

第 1の電圧が入力される第 1の電圧入力端子と、第 2の電圧が入力される第 2の電圧入力端子を有し、

前記第 1のトランジスタと前記第 2のトランジスタのゲート端子の電位差が前記第 1の電圧と前記第 2の電圧の電位差に等しくなり、かつ、前記第 2のトランジスタが前記力レントミラーの複製電流と等しい電流を流すように、前記第 1のトランジスタのゲート端子電圧を制御することを特徴とする。

[7] 請求項 6記載のバイアス回路であって、

前記第 1の電圧入力端子は、前記第 1のトランジスタの基準電源に接続されることを特徴とする。

[8] 請求項 6記載のバイアス回路であって、

前記第 1のトランジスタのオーバードライブ電圧は、前記第 2の電圧に等しいことを特徴とする。

[9] 請求 8記載のバイアス回路であって、

前記制御回路は、前記第 1のトランジスタのゲート端子電圧と前記第 2のトランジスタのゲート端子電圧との電位差が前記第 1の電圧と前記第 2の電圧の電位差に等しくなるように制御することを特徴とする。

[10] 請求項 1記載のバイアス回路であって、

前記第 1のトランジスタと前記第 2のトランジスタは、同一の導電型であることを特徴とする。

[11] 請求項 1記載のバイアス回路であって、

前記第 2のトランジスタのゲート幅は、前記第 1のトランジスタのゲート幅の 1Z4であることを特徴とする。

[12] 請求項 2記載のバイアス回路であって、

前記制御回路は、前記第 2のトランジスタのドレイン端子を利用して、前記第 2のトランジスタのゲート端子電圧を制御することを特徴とする。

[13] 請求項 6記載のバイアス回路であって、

前記制御回路は、

電源と固定電位間に直列接続された第 5及び第 7のトランジスタと、

電源と固定電位間に直列接続された第 6及び第 8のトランジスタを有し、前記第 5のトランジスタと前記第 7のトランジスタの接続点は前記第 2のトランジスタのゲート端子に接続され、前記第 6のトランジスタと前記第 8のトランジスタの接続点は前記第 1のトランジスタのゲート端子に接続され、前記第 5及び第 6のトランジスタは、前記第 2のトランジスタのドレイン端子電圧を基に電流を生成することを特徴とする。

[14] 請求項 13記載のバイアス回路であって、

前記第 1及び第 2のトランジスタは第 1の導電型であり、前記第 5、 6, 7及び 8のトランジスタは第 2の導電型であることを特徴とする。

[15] 請求項 6記載のバイアス回路であって、

前記制御回路は、

2つの差動信号を比較して電圧を出力する差動増幅器を備え、

該差動増幅器は、

前記第 1の電圧と前記第 2の電圧を第 1の差動信号して入力する入力端子と、前記第 2のドレイン端子電圧と前記差動増幅器の出力電圧を第 2の差動信号として入力する入力端子を有し、

前記差動増幅器の出力端子は前記第 1のトランジスタのゲート端子に接続されており、

前記第 2のトランジスタのゲート端子とドレイン端子は接続されていることを特徴とする。