KR960004745B1 - 버퍼회로 - Google Patents

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KR960004745B1
KR960004745B1 KR1019910017844A KR910017844A KR960004745B1 KR 960004745 B1 KR960004745 B1 KR 960004745B1 KR 1019910017844 A KR1019910017844 A KR 1019910017844A KR 910017844 A KR910017844 A KR 910017844A KR 960004745 B1 KR960004745 B1 KR 960004745B1
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데츠로 이타쿠라
히로시 다니모토
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가부시키가이샤도시바
아오이 죠이치
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Abstract

내용 없음.

Description

버퍼회로
제1도는 바이어스 제어에 의해 출력 구동능력을 제어하도록 된 본 발명에 따른 버퍼회로의 블럭도.
제2도는 상기 제1도에 나타낸 회로의 제1구체예를 나타낸 회로도.
제3도는 상기 제1도에 나타낸 회로의 제2구체예를 나타낸 회로도.
제4도는 단속제어에 의해 출력단 구동소자의 출력 구동능력을 제어하도록 한 본 발명에 따른 버퍼회로의 블럭도.
제5도는 상기 제4도에 나타낸 회로의 제1구체예를 나타낸 회로도.
제6도는 상기 제4도에 나타낸 회로의 제2구체예를 나타낸 회로도.
제7도는 상기 제4도에 나타낸 회로의 제3구체예를 나타낸 회로도.
제8도는 상기 제1도에 나타낸 바이어스제어에 의한 구동능력 제어와 상기 제4도에 나타낸 구동소자의 단속제어에 의한 구동능력 제어를 조합시켜서 출력 구동능력을 제어하도록 구성한 버퍼회로의 블럭도.
제9도는 상기 제6도에 나타낸 회로의 제1구체예를 나타낸 회로도.
제10도는 상기 제6도에 나타낸 회로의 제2구체예를 나타낸 회로도.
제11도는 상기 제6도에 나타낸 회로의 제3구체예를 나타낸 회로도.
제12도는 제어신호()에 의해 온/오프 제어되는 제2바이어스 회로를 구성하는 전류원 회로의 각종 구체예를 나타낸 회로도.
제13도는 제1바이어스 회로와 제2바이어스 회로를 조합시킨 회로의 구체예를 나타낸 회로도.
제14도는 입력증폭단의 출력을 이용하여 발생된 제어신호에 의해 제2바이어스 회로를 제어하도록 한 버퍼회로의 블럭도.
제15도는 상기 제14도에 나타낸 회로의 제1구체예를 나타낸 회로도.
제16도는 상기 제14도에 나타낸 회로의 제2구체예를 나타낸 회로도.
제17도는 상기 제14도에 나타낸 회로의 제3구체예를 나타낸 회로도.
제18도는 상기 제14도에 나타낸 회로의 제4구체예를 나타낸 회로도.
제19도는 상기 제14도에 나타낸 회로의 제5구체예를 나타낸 회로도.
제20도는 상기 제14도에 나타낸 회로의 제6구체예를 나타낸 회로도.
제21도는 상기 제14도에 나타낸 회로의 제7구체예를 나타낸 회로도.
제22도는 상기 제14도에 나타낸 회로의 제8구체예를 나타낸 회로도.
제23도는 상기 제14도에 나타낸 회로의 제9구체예를 나타낸 회로도.
제24도는 상기 제14도에 나타낸 회로의 제10구체예를 나타낸 회로도.
제25도는 상기 제14도에 나타낸 회로의 제11구체예를 나타낸 회로도.
제26도는 입력증폭단의 출력을 이용하여 발생된 제어신호에 의해 구동능력 전환회로를 제어하도록 한 본 발명에 따른 버퍼회로의 블럭도.
제27도는 상기 제26도에 나타낸 제1구체예를 나타낸 회로도.
제28도는 입력증폭단의 출력을 이용하여 발생된 제어신호에 의해 제1바이어스 회로와 구동능력 전환회로를 둘다 제어하도록 한 본 발명에 따른 버퍼회로의 블럭도.
제29도는 상기 제28도에 나타낸 회로의 한 구체예를 나타낸 회로도.
제30도는 외부로부터의 제어신호에 의해 제2바이어스 회로를 제어하는 동시에 입력증폭단의 출력에 의해 제2바이어스 회로의 출력을 결정하도록 한 버퍼회로의 블럭도.
제31도는 상기 제30도에 나타낸 회로의 한 구체예를 나타낸 회로도.
제32도는 외부로부터의 제어신호에 의해 제2바이어스 회로 및 구동능력 전환회로를 제어하는 동시에 입력증폭단의 출력에 의해 제2바이어스 회로의 출력을 결정하도록 한 본 발명에 따른 버퍼회로의 블럭도.
제33도는 상기 제32도에 나타낸 회로의 구체예를 나타낸 회로도.
제34도는 입력증폭단의 출력을 이용하여 발생된 제어회로에 의해 제2바이어스 회로를 제어하는 동시에 입력증폭단의 출력에 의해 제2바이어스 회로의 출력을 결정하도록 한 본 발명에 따른 버퍼회로의 블럭도.
제35도는 상기 제34도에 나타낸 회로의 제1구체예를 나타낸 회로도.
제36도는 상기 제34도에 나타낸 회로의 제2구체예를 나타낸 회로도.
제37도는 상기 제34도에 나타낸 회로의 제3구체예를 나타낸 회로도.
제38도는 상기 제34도에 나타낸 회로의 제4구체예를 나타낸 회로도.
제39도는 상기 제34도에 나타낸 회로의 제5구체예를 나타낸 회로도.
제40도는 상기 제34도에 나타낸 회로의 제6구체예를 나타낸 회로도.
제41도는 상기 제34도에 나타낸 회로의 제7구체예를 나타낸 회로도.
제42도는 입력증폭단의 출력을 이용하여 발생된 제어신호에 의해 제2바이어스 회로 및 구동능력 전환회로를 제어하는 동시에 입력증폭단의 출력에 의해 제2바이어스 회로의 출력을 결정하도록 한 본 발명에 따른 버퍼회로의 블럭도.
제43도는 상기 제42도를 나타낸 회로의 한 구체예를 나타낸 회로도.
제44도는 입/출력간의 전위차를 검출하여 출력 구동능력을 제어하도록 한 본 발명에 따른 버퍼회로의 블럭도.
제45도는 상기 제44도에 나타낸 전위차 검출회로의 구체적 구성을 나타낸 회로도.
제46도는 상기 제45도에 나타낸 회로의 슬루레이트(slew rate) 특성을 나타낸 파형도.
제47도는 상기 제45도에 나타낸 회로의 한 구체예를 나타낸 회로도.
제48도는 상기 전위차 검출회로를 구성하는 트랜지스터의 입력신호를 레벨 시프트하여 인가하도록 하는 버퍼회로를 나타낸 회로도.
제49도는 상기 제48도에 나타낸 회로의 특성을 나타낸 회로도.
제50도는 상기 제48도에 나타낸 회로의 제1구체예를 나타낸 회로도.
제51도는 상기 제48도에 나타낸 회로의 제2구체예를 나타낸 회로도.
제52도는 상기 제48도에 나타낸 버퍼회로의 다른 변형예를 나타낸 회로도.
제53도는 상기 제52도에 나타낸 회로의 한 구체예를 나타낸 회로도.
제54도는 상기 제48도에 나타낸 버퍼회로의 한 변형예를 나타낸 회로도.
제55도는 상기 제54도에 나타낸 회로의 제1구체예를 나타낸 회로도.
제56도는 상기 제54도에 나타낸 회로의 제2구체예를 나타낸 회로도.
제57도는 상기 제56도에 나타낸 회로의 슬루레이트 특성을 나타낸 파형도.
제58도는 상기 제48도에 나타낸 버퍼회로의 또 다른 변형예를 나타낸 회로도.
제59도는 상기 제58도에 나타낸 회로의 제1구체예를 나타낸 회로도.
제60도는 상기 제58도에 나타낸 회로의 제2구체예를 나타낸 회로도.
제61도는 상기 제60도에 나타낸 회로의 슬레이트 특성을 나타낸 파형도.
제62도는 증폭회로로서 공지된 푸쉬-풀 연산증폭기를 이용한 버퍼회로의 구체예를 나타낸 회로도.
제63도는 상기 제62도에 나타낸 회로 중 증폭회로부만을 나타낸 회로도.
제64도는 상기 제45도에 나타낸 회로와 동일한 기능을 전류제어 바이폴라 트랜지스터로 구성한 경우의 회로도.
제65도는 상기 제48도에 나타낸 회로와 동일한 기능을 전류제어 바이폴라 트랜지스터로 구성한 경우의 회로도.
제66도는 상기 제52도에 나타낸 회로와 동일한 기능을 전류제어 바이폴라 트랜지스터로 구성한 경우의 회로도.
제67도는 상기 제58도에 나타낸 회로와 동일한 기능을 전류제어 바이폴라 트랜지스터로 구성한 경우의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1, 4, 12 : 증폭회로 la, 6 : 입력증폭단
1b : 출력단 2 : 제1바이어스 회로
3 : 제2바이어스 회로 5 : 구동능력 전환회로
7 : 제1출력 구동소자 8 : 제2출력 구동소자
9 : 출력 구동소자 단속 스위치 11 : 제어신호 발생수단
13 : 전위차 검출회로 v1, v2 : 정전압원
i1~i14: 정전류원 Tr1, Tr2 : 바이폴라 트랜지스터
본 발명은 용량성 부하등을 구동하는 버퍼회로에 관한 것이다.
버퍼회로에 있어서 슬루레이트는 연산증폭기로 구성되는 회로의 성능을 결정하는 커다란 팩터의 하나로서, 고 슬루레이트를 얻는 것은 버퍼회로에 있어서 극히 중요한 사항이다.
상기 슬루레이트는 증폭단에 공급되는 바이어스 전류를 증가시킴에 의해 향상시킬 수 있지만, 바이어스 전류를 증가시키면 그만큼 소비전력도 증대되기 때문에 종래부터 이점을 해결하기 위한 여러가지 시험이 이루어져 왔다.
용량성 부하등을 구동하는 버퍼회로서는 스위치트 캐패시터 네트워크(switched capastior network) 등, 시간적으로 표준화된 일정주기로 레벨변동이 일어나는 신호를 대상으로 하는 것과 완전히 부정기적으로 레벨변동이 일어나는 신호를 대상으로 하는 것 등 두 종류가 있다.
전자 타입의 버퍼회로에 대한 종래의 기술로서는 1986년 죤 윌이 앤드 선즈 257페이지 내지 259페이지의 '신호 처리용 아날로그 모스 집적회로(Analog MOS Integrated Circuits For SIGNAL PROCESSING)'(Roubik Gregorian과 그 외 지음)에서 시간적으로 변화하고 클럭에 의해 제어되는 바이어스 수단을 가진 연산증폭기에 대하여 제4.129도 및 제4.130도에서도 회로와 그 동작설명이 되어 있다.
상기 종래회로에서는 클럭주기의 처음에는 출력전류 구동능력이 높게 되고, 출력주기의 끝쪽에서는 동작 전류가 0을 되도록 바이어스 전류를 제어하고, 신호의 레벨변동이 있어서 높은 응답성이 필요하게 되었을 때만 출력전류 구동능력을 증대시키고 신호의 레벨변동이 없을 때에는 동작전류를 0으로 하여 고 슬루레이트와 저 소비전력이라는 양 잇점을 얻을 수 있도록 하고 있었다.
그러나, 신호의 레벨변동이 없을 때 동작전류를 0으로 한다고 하는 것은 출력이 하이 임피던스(high impedance) 상태로 되어 있음을 의미하고, 출력레벨이 하이 임피던스 상태일 때는 부하측에서 외란의 영향을 받기 쉽다고 하는 문제점이 있었다. 이를 방지하기 위하여 미국 특허 제4,502,019호에 나타낸 바와 같이 정전류원을 부가하여 입력신호의 레벨변동이 없을 때에도 소량의 동작전류가 흐르게 하므로써 출력이 하이 임피던스 상태가 되지 않도록 하는 방식이 제안되고 있다.
그러나 이와 같이 궁리된 회로에서도, 예를 들면 액정 디스플레이의 구동 IC와 같이 한 개 칩에 많은 증폭기를 내장하고 같은 타이밍으로 출력시키는 용도에 있어서는 IC 안팍의 전원선의 전압강하 등에 의해 클럭주기 처음의 커다란 순시전류가 임펄스적인 노이즈가 되어 오동작을 일으키기도 하고, IC내 전원선의 마이그레이션(migration)에 의해 신뢰성이 악화되는 결점이 있고, IC화에 불리한 점을 가지고 있었다.
다음으로, 후자 타입의 완전히 부정기적으로 레벨변동이 일어나는 신호를 대상으로 하는 버퍼회로로서는 종래의 경우 소비전류를 적게 하기 위하여 Katholieke Univesiteit Leuver, Elec. Eng. Dept. 연간보고사-1188 '최상의 효율을 갖는 AB급 CMOS 연산 증폭기'의 제3도에 나타내어져 있는 회로(제1종래예)와, IE3 JSSC vol. SC-18 1983년 2월 제1호 V. R. Saari '저전력 고구동 CMOS 연산증폭기'의 제1도에 나타내어져 있는 회로(제2종래예) 또는 IE3 JSSC vol. SC-17 1982년 6월 제3호 M. G. Degrauweel '적절히 바이어스된 CMOS 증폭기'의 제3도에 나타내어져 있는 회로(제3종래예) 등이 있다.
상기 회로는 차동입력 진폭의 크기, 또는 버퍼회로내의 차동진폭의 크기에 의해 동작전류를 제어하고 있는 차동입력 진폭이 클 때 출력전류 구동능력을 증가시키고 차동입력이 적을 때 구동능력을 적게 하여 소비전력의 저감을 꾀하고 있다. 그러나, 제1 및 제3종래예에서는 소자수가 현저히 증가하여 회로규모가 커지게 되므로, 이것 역시 IC화에 불리하다. 또, 제2종래예에서는 콘덴서의 수가 많기 때문에 IC화 되었을 때 큰 면적이 필요하게 되어 IC화에 역시 불리하다.
상기와 같이 종래의 버퍼회로는 저 소비전력으로 고 슬루레이트를 얻을 수 있지만 IC화에 불리한 회로구성을 가진다고 하는 문제점이 있었다. 본 발명은 상기와 같은 종래기술이 가진 문제점을 감안하여 이루어진 것으로, IC화에 불리한 회로구성을 피하고 저 소비전력으로 고 슬루레이트를 얻을 수 있도록 한 버퍼회로를 제공하는 것을 목적으로 한다.
청구범위 제1항에 기재된 본 발명의 버퍼회로는 입력증폭단과 출력단으로 구성되고 바이어스 전류에 의해 출력전류 구동능력을 제어할 수 있는 증폭회로 수단과, 상기 증폭회로 수단에 대하여 항상 일정한 바이어스 전류를 공급하는 제1바이어스 수단과, 상기 증폭회로 수단에 대하여 제어신호에 의해 단속적으로 일정한 바이어슬 전류를 상기 제1바이어스 수단과 병렬로 공급하는 제2바이어스 수단을 구비한다.
청구범위 제2항에 기재된 본 발명의 버퍼회로는 입력증폭단에 의해 병렬 구동되는 제1 내지 제n(n은 2 이상) 출력 구동소자를 갖고 상기 제1출력 구동소자는 상기 입력증폭단에 의해 항상 구동되고 제2 내지 제n출력 구동소자는 상기 입력증폭단에 의해 단속적으로 구동되도록 구성된 증폭회로 수단과, 상기 증폭회로 수단에 대해 소정의 바이어스를 공급하는 제1바이어스 수단과, 입력신호의 변동시에만 제어수단에 의해 상기 제2 내지 제n출력 구동소자의 단속제어를 행하는 출력 구동소자 제어수단을 구비한다.
청구범위 제3항에 기재된 본 발명의 버퍼회로는 상기 제어신호가 주기적으로 변화하는 입력신호에 동기되어 있는 것을 특징으로 한다.
청구범위 제4항에 기재된 본 발명의 버퍼회로는 상기 제어신호가 입력증폭단의 출력을 입력으로 하는 제어신호 발생수단에 의해 발생되는 것을 특징으로 한다.
청구범위 제5항에 기재된 본 발명의 버퍼회로는 제1바이어스 수단에 의해 공급되는 바이어스 전류와 제2바이어스수단에 의해 공급되는 바이어스 전류 중 상기 제2바이어스 수단에 의해 공급되는 바이어스 전류가 상기 입력증폭단의 출력에 의해 제어되는 것을 특징으로 한다.
청구범위 제6항에 기재된 본 발명의 버퍼회로는 입력증폭단이 차동 증폭회로로 구성되어 있는 것을 특징으로 한다.
청구범위 제7항에 기재된 본 발명의 버퍼회로는 입력신호의 레벨변동에 따라 신호를 출력하는 증폭회로 수단과, 상기 입력신호와 출력신호간의 전위차가 임계값을 초과하는지를 검출하여 상기 전위차가 임계값을 초과했을때 온되어 상기 증폭회로 수단의 출력전류에 동작전류를 부가하는 전위차 검출회로를 구비한다.
청구범위 제8항에 기재된 본 발명의 버퍼회로는 상기 출력 구동능력 제어수단이 게이트로 상기 증폭회로 수단의 입력신호를 받고 소스로 상기 증폭회로 수단의 출력신호를 받아서 상기 입력신호와 출력신호간의 전위차가 상기 게이트 소스간의 임계값을 넘을때 온되어 그 소스 전류 및 드레인 전류중 적어도 한쪽을 상기 증폭회로 수단의 출력전류에 부가하는 전계효과 트랜지스터로 구성된 것을 특징으로 한다.
청구범위 제9항에 기재된 본 발명의 버퍼회로는 상기 출력 구동능력 제어수단이 베이스로 상기 증폭회로 수단의 입력신호를 받고 에미터로 상기 증폭회로 수단의 출력신호를 받아서 상기 입력신호와 출력신호간의 전위차가 상기 베이스 에미터간의임계값을 넘을 때 온되어 에미터 전류 및 컬렉터 전류중 적어도 한쪽을 상기 증폭회로 수단의 출력전류에 부가하는 바이폴라 트랜지스터로 구성된 것을 특징으로 한다.
청구범위 제10항에 기재된 본 발명의 버퍼회로는 상기 증폭회로 수단에 입력되는 입력신호의 전위를 임계값에 근접하는 방향으로 상기 증폭회로 수단의 입력신호 및 출력신호중 어느한쪽의 신호전위를 시프트시켜서 상기 전위차 검출회로에 인가하는 전위 시프트 수단을 구비한 것을 특징으로 한다.
청구범위 제1 내지 제6항에 기재된 본 발명의 버퍼회로에 의하면 일정한 전류를 동작전류로 인가하므로써 증폭회로 수단의 구동능력을 제어하고 있기 때문에 바이어스 전류를 종래의 초기값보다 작게 할 수 있고 순시전류를 적게 할 수 있기 때문에 동작의 신뢰성을 향상시키고 IC화에 유리하게 된다.
즉, 증폭회로 수단의 바이어스 수단으로서 정전류원으로 동작하는 제1, 제2바이어스 수단을 병렬로 설치하고, 상기 제1바이어스 수단으로부터 상기 증폭회로 수단에 항상 바이어스 전류가 인가되고, 상기 제2바이어스 수단으로부터는 제어신호에 의해 단속적으로 바이어스 전류가 인가되도록 하여, 정전류원회로로서 동작하는 제2바이어스의 온/오프 제어에 의해 정전류를 공급할지 않을지로 증폭회로 수단의 구동능력을 제어하고 있기 때문에 바이어스 전류를 종래방식에서의 초기값보다 적게 할 수 있고, 순시전류를 적게 할 수 있게 된다.
청구범위 제2항에 기재된 본 발명의 버퍼회로는 입력증폭단에 의해 구동되고 출력 구동소자로서 제1 내지 제n(n은 2 이상) 출력 구동소자를 병렬로 설치하고, 상기 제1출력 구동소자는 상기 입력증폭단에 의해 항시 구동되고 제2 내지 제n출력 구동소자는 상기 입력증폭단에 의한 제어신호에 의해 단속적으로 구동되도록 구성되어 있기 때문에 구동전류가 최대로 되는 양 구동소자로 구동하고 있는 기간중에는 구동능력이 일정하고 이때의 전류값은 제한되어 있어서 미국 특허 제502,019호 등의 종래방식에서 바이어스 전류의 초기값으로 결정되는 순시전류보다 적게 할 수 있기 때문에 동작의 신뢰성을 향상시키고, IC화에 유리하게 된다.
또한 청구범위 제3항에 기재된 버퍼회로에 의하면 상기 제어신호가 주기적으로 변화하는 입력신호의 주기에 동기하여 클럭등에 의해 버퍼회로의 외부에서 용이하게 발생시킬 수 있기 때문에 회로규모가 거의 증대되지 않으므로 IC화에 유리하다.
청구범위 제4항에 기재된 버퍼회로에 의하면 상기 제어신호가 주기적으로 변화하는 입력신호의 주기에 동기한 제어신호의 경우에 있어서도 입력증폭단의 출력에 따라 바이어스 전류의 크기를 제어하고 있기 때문에 입력신호 레벨의 변화량이 적을 경우 제어신호에 의해 출력전류 구동능력을 높이는 기간중에도 불필요하게 바이어스 전류가 켜지지 않으므로 저소비 전력화를 꾀할 수 있다.
다음으로 청구범위 제7항 내지 제10항에 기재된 본 발명의 버퍼회로에 의하면, 입력신호의 레벨이 변동할 경우에만 동작전류를 크게 하는 수단으로서, 입출력간의 전위차가 임계값을 넘으면 온되어 그 동작전류가 증폭회로의 출력전류에 부가되도록 하는 간단한 입출력간 전위차 검출회로를 설치한 구성이므로, 대폭적인 소자수의 증가와 회로규모의 대형화를 초래하지 않으므로 IC화에 유리하게 된다.
특히 청구범위 제10항에 기재된 본 발명의 버퍼회로에 의하면 입력신호의 전위를 임계값에 가까운 쪽으로 입력신호 및 출력신호중 어느 한 쪽의 신호전위를 시프트시켜서 전위차 검출회로에 인가하므로서 사실상 임계값을 적게 하도록 하였기 때문에 입출력 신호간의 전위차가 그만큼 길게 임계값을 넘게 되므로 보다 높은 슬루레이트를 얻을 수 있게 된다.
이하 본 발명을 도면을 참조하면서 실시예로서 설명한다.
제1도는 본 발명에 따라 바이어스 제어에 의해 출력전류 구동능력을 제어하도록 한 버퍼회로의 블럭도이다. 제1도에 나타낸 버퍼회로는 입력신호로서 주기적으로 레벨이 변동하는 것을 사용하며, 증폭회로(1), 제1바이어스 회로(2), 및 제2바이어스 회로(3)로 구성되어 있다.
상기 증폭회로(1)는 바이어스 전류등과 같이 바이어스 조건에 의해 출력전류 구동능력을 제어할 수 있도록 한 것으로 입력증폭단(1a)과 출력단(1b)으로 구성된다. 상기 제1바이어스 회로(2)는 상기 증폭회로(1)에 항상 정전류를 공급한다. 상기 제2바이어스 회로(3)는 상기 제1바이어스회로(2)와 병렬로 설치되고 상기 증폭회로(1)에 단속적으로 정전류를 공급하며,는 단속제어를 행하는 제어신호이다. 상기 제어신호는 입력신호의 레벨 변동주기와 동일한 주기를 갖고, 입력신호의 주기에 따라 상기 입력신호가 그 레벨을 유지하는 기간보다 짧은 일정기간만큼 상기 제2바이어스 회로(3)를 온 상태로 하고, 다른 기간은 오프 상태로 하여 증폭회로(1)에 바이어스 전류를 공급하도록 되어 있다. 이렇게 하여 상기 증폭회로(1)는 일정기간만큼 출력 구동능력이 증가하여 슬루레이트가 향상되도록 되어 있다.
본 실시예에 의하면, 제2바이어스 회로(3)가 증폭회로(1)의 동작에 관여하지 않아도 상기 제1바이어스 회로(2)에 의해 상기 증폭회로(1)는 항상 동작상태로 있게 되어 출력이 하이 임피던스 상태로 되지 않기 때문에 출력전위가 외란의 영향을 받지 않고 안정하다. 또한, 상기 제1바이어스 회로(2)에 의해 공급되는 바이어스에 의해 결정되는 증폭회로(1)의 소비전력을 적게 하도록, 상기 제1바이어스 회로(2)의 공급전류치를 선택하므로써 소비전력의 대폭적인 증가를 방지할 수 있다.
종래에는 제2바이어스 회로에서 인가되는 바이어스 전류가 시간에 따라 적어지도록 하고 증폭회로의 초기 구동능력을 최대로 하여 슬루레이트를 향상시키고 있지만, 본 실시예에 의하면 제2바이어스 회로(3)의 온/오프 제어에 의해 정전류를 공급할지 않을지로 증폭회로(1)의 구동능력을 제어하고 있기 때문에 바이어스 전류를 상기 종래 방식에서의 초기값보다 적게 할 수 있다. 따라서, 순시전류를 작게 할 수 있으므로, 동작의 신뢰성이 향상된다.
제2도는 제1도에 나타낸 회로의 제1구체예를 나타낸 것이다.
제2도에서 트랜지스터(M1~M8) 및 콘덴서(CC1)는 2단 연산증폭기를 구성하고, 증폭회로(1)에 대응한다. 트랜지스터(M1), (M2)는 P채널 FET로, 트랜지스터(M3), (M4)는 N채널 FET로 이루어지고, 상기 트랜지스터(M1), (M2)가 차동입력을 구성하는 동시에 트랜지스터(M3), (M4)는 커런트 미러회로를 이용한 능동부하를 구성하고,상기 트랜지스터(M1)~(M4)로 제1증폭단 즉, 입력증폭단(1a)이 구성된다.
한편, 트랜지스터(M5)는 N채널 FET로 이루어지되, 그 게이트가 상기 트랜지스터(M4)의 드레인에 접속되어 제2증폭단 즉, 출력단(1b)을 구성한다. 또한 트랜지스터(M6),(M7)는 P채널 FET로 이루어지며, 상기 트랜지스터는 각각 상기 입력증폭단(1a) 및 출력단(1b)에 바이어스 전류를 공급한다.
여기서, 트랜지스터(M1)의 입력신호 전위(Vin-)와, 트랜지스터(M2)의 입력신호 전위(Vin+)가 'Vin-=Vin+'가 된 경우 다음과 같이 밸런스된 상태가 된다. 즉, 입력증폭단(1a)을 구성하는 트랜지스터(M1~M4)가 모두 온되어 트랜지스터(M7)으로부터의 바이어스 전류(Im7)가 반으로 나뉘어 트랜지스터(M1), (M2)로 흐른다. 따라서, 트랜지스터(M5)도 온되어 트랜지스터(M6)으로부터의 전류(Im6)가 모두 트랜지스터(M5)로 흐르고 상기 트랜지스터(M5)의 드레인에 연결되어 있는 용량성 부하로는 흐르지 않는다.
다음으로, 'Vin-＜Vin+'인 관계가 되면, 트랜지스터(M1)이 온, 트랜지스터(M2)가 오프가 되어 트랜지스터(M2)로부터의 바이어스 전류(Im7)는 모두 트랜지스터(M1), (M3)로 흐르고, 트랜지스터(M2)로는 흐르지 않는다. 상기 트랜지스터(M3), (M4)로 이루어진 커런트 미러회로에 위해 트랜지스터(M4)에는 그 드레인 전류가 제로로 될때까지 전류가 흐른다. 따라서, 트랜지스터(M5)는 오프되어 트랜지스터(M6)으로부터의 전류(Im6)가 용량성 부하(CL)로 흘러 상기 트랜지스터(M5)의 드레인 전위가 상승하게 된다.
또한, 'Vin-＞Vin+'인 관계가 되면, 트랜지스터(M2)가 온, 트랜지스터(M1)이 오프가 되어 트랜지스터(M7)으로부터의 바이어스 전류(Im7)는 모두 트랜지스터(M2)로 흐르고, 트랜지스터(M1), (M3), (M4)에는 전류가 흐르지 않는다. 따라서 트랜지스터(M5)가 온되어 트랜지스터(M6)으로부터의 전류(Im6)이 트랜지스터(M6)이 트랜지스터(M6)로 흐르는 동시에 용량성 부하(CL)의 방전을 촉진하여 상기 트랜지스터(M5)의 드레인 전위는 내려가게 된다.
한편, 정전류원(i0)는 제1바이어스 회로(2)에 대응하고, 정전류원(i1)와 스위치(SW1)의 직렬회로는 제2바이어스 회로(3)에 대응하며 상기 제1바이어스 회로(i0)와 병렬로 접속되어 있다. 트랜지스터(M6), (M7), (M8)는 P채널 FET로 이루어진 트랜지스터(M8)가 기준전류 입력단, 트랜지스터(M6), (M7)가 출력단으로 되어 커런트 미러회로를 구성한다. 상기 제1, 제2바이어스 회로로부터의 바이어스 전류는 트랜지스터(M8)에 인가되고, 트랜지스터(M6), (M7)에는 상기 트랜지스터(M8)과의 W/L비에 해당하는 전류가 각각 흐른다.
따라서, 상기 제2바이어스 회로의 스위치(SW1)가 오프된 때에는 제1바이어스 회로의 정전류원(i0)로부터의 전류(I0)로 결정되는 전류가 트랜지스터(M6), (M7)로 흐르고, 스위치(SW1)가 온된 때에는 제1바이어스 회로의 정전류(I0)와 제2바이어스 회로의 정전류(I1)의 합성전류로 결정되는 전류가 상기 트랜지스터(M6), (M7)로 흐른다.
결과적으로, 본 실시예에 의하면, 스위치(SW1)의 온/오프 제어에 의해 스위치(SW1)가 온인 때는 스위치(SW1)가 오프인 때보다 바이어스 전류가 전류(I1)만큼 증가되어 출력전류 구동능력을 크게 하고 슬루레이트의 향상을 꾀할 수 있는 동시에, 스위치(SW1)가 오프인 때는 전류(I1)만큼 적게 되지만 전류(I0)에 의해 0으로 되지 않으므로 출력이 하이 임피던스 상태가 되지 않는다. 또 스위치(SW1)가 온 되었을 때는 흐르는 전류값이 정전류원(i1)에 의해 제한되어 순시전류가 과다하게 되지 않으므로, 적은 파워로 고신뢰성을 얻을 수 있으므로 IC화에 유리하다.
제3도는 제1도에 나타낸 회로의 제2구체예를 나타낸 것이다.
이 도면에서, 트랜지스터(M9~M13) 및 콘덴서(CC2)는 2단 연산증폭기를 구성하여 증폭회로(1)에 대응하는 것으로, 트랜지스터(M9), (M10)는 P채널 FET로, 트랜지스터(M11), (M12)는 N채널 FET로 이루어져서 상기 트랜지스터(M9), (M10)가 차동입력을 구성하는 동시에 트랜지스터(M11), (M12)는 커런트 미러회로를 이용한 능동부하를 구성하고, 상기트랜지스터(M9~M12)에 의해 증폭회로(1)의 입력증폭단(1a)을 구성한다.
트랜지스터(M13)는 N채널 FET로 이루어지고 그 게이트가 트랜지스터(M12)의 드레인에 접속되어 증폭회로(1)의 출력단(1b)을 구성한다.
정전류원(i2), (i4)는 제1바이어스 회로(2)에 대응한다. 정전류원(i3)과 스위치(SW2)의 직렬회로, 정전류원(i5)과 스위치(SW3)의 직렬회로는 제2바이어스 회로(3)에 대응하며 전자는 상기 정전류원(i2)와 병렬로, 후자는 상기 정전류원(i4)와 병렬로 각각 설치된다.
상기 정전류원(i2), (i3)로부터의 전류는 상기 입력증폭단을 바이어스하고, 상기 정전류원(i4), (i5)로부터의 전류는 상기 출력단을 바이어스 하도록 되어 있다. 즉, 본 실시예의 회로는 연산증폭기의 입력증폭단(1a), 출력단(1b) 각각에 제1 및 제2바이어스 회로를 설치한 것으로, 상기 스위치(SW2), (SW3)는 동기하여 온/오프 제어된다.
이상과 같이 구성된 회로에서는 연산증폭기에 바이어스 회로로부터 직접 바이어스 전류가 공급된다는 점을 제외하면 제2도에 나타내어진 회로와 마찬가지 형태로 동작한다.
따라서, 스위치(SW2), (SW3)가 오프인 때는 정전류원(i2)로부터의 전류(i2)가 입력증폭단(1a)에, 정전류원(i4)로부터의 전류(i4)가 출력단(1b)에 각각 공급된다. 그리고, 상기 스위치(SW2), (SW3)가 온인 때는 상기 정전류(i2)와 정전류원(i3)로부터의 전류(I3)와의 합성전류가 입력증폭단(1a)에, 정전류(I4)와 정전류원(i5)로부터의 전류(I5)와의 합성전류가 출력단(1b)에 각각 공급된다.
따라서, 본 실시예에 의하면, 스위치(SW), (SW3)의 온/오프 제어에 의해 상기 스위치가 오프일 때보다 상기 스위치가 온일 경우 바이어스 전류가 각각 전류(I3) 또는 (I5)만큼 증가되어 출력전류 구동능력이 증가된다. 또, 상기 스위치(SW2), (SW3)가 오프인 때는 출력전류(I3) 또는 (I5)만큼 적게 되지만, 전류(I2) 또는 (I4)에 의해 출력전류가 '0'으로 되지 않아서 출력이 하이 임피던스로 되지 않는다. 또한, 상기 스위치(SW2), (SW3)가 온으로 된 경우에도 흐르는 전류값은 정전류원(i3), (i5)에 의해 제한되기 때문에 순시전류가 과대하게 되는 것을 방지할 수 있다. 결국 본 실시예에 의해서도 제2도에 나타낸 것과 같은 양상의 작용효과를 얻을 수 있다.
더욱이, 본 실시예에 의하면, 연산증폭기의 입력증폭단(1a) 및 출력단(1b) 각각에 제1 및 제2바이어스 회로를 설치했기 때문에 한쌍의 정전류원(i2), (i3)와 정전류원(i4), (i5)에 의해 전류의 설치값을 변화시킬 수 있으므로 동작전류의 설정자유도가 향상된다.
제4도는 본 발명에 따라 출력단 구동소자의 단속제어에 의해 출력 구동능력을 제어하도록 한 버퍼회로의 블럭도이다.
상기 도면에 나타낸 버퍼회로는 제1도 내지 제3도에 나타낸 것과 마찬가지로 입력신호로서 주기적으로 레벨이 변동하는 신호를 사용하고, 바이어스 수단으로서는 제1도에 나타낸 바와 같이 항상 정전류를 공급하는 제1바이어스 회로(2)만을 구비하였을 뿐 시간에 따라 온/오프되는 것은 구비하고 있지 않다.
본 실시예의 주요부를 구성하는 증폭회로(1)는 증폭회로부(4) 및 구동능력 전환회로(5)로 구성된다. 상기 증폭회로부(4)는 입력증폭단(6)과 2개의 출력 구동소자(7), (8)로 이루어지고 상기 구동능력 전환회로(5)는 스위치(9)로 구성된다. 상기 스위치(9)는 한개의 출력 구동소자(8)와 출력단자 사이에 직렬로 삽입되며, 제어신호()에 의해 온/오프 제어되도록 되어 있다.
따라서, 상기 스위치(9)가 오프인 때에는 출력 구동능력이 출력 구동소자(7)만으로 결정되고, 상기 스위치(9)가 온인 때는 출력 구동능력이 출력 구동소자(7) 및 (8)의 2개에 의해 결정되도록 되어 있기 때문에 스위치(9)가 온으로 되어 있는 기간만큼 출력 구동능력이 증가하여 슬루레이트가 향상된다.
또 상기 출력 구동소자(8)가 증폭회로의 동작에 관여하지 않아도 상기 출력 구동소자(7)에 의해 상기 증폭회로는 항상 동작상태로 되어 출력은 하이 임피던스 상태로 되지 않기 때문에 출력전위는 외란의 영향을 받지 않고 안정하게 된다. 그리고, 상기 출력 구동소자(7)에 의해 결정되는 소비전력을 적게 하도록 상기 출력 구동소자(7)를 선택하므로써 소비전력의 증가를 방지할 수 있다.
또한, 본 실시예에 의하면 출력 구동소자(8)의 단속제어에 의해 구동능력을 제어하고 양 구동소자(7), (8)로 구동하고 있는 기간중에도 구동능력은 일정하기 때문에 이때의 전류값은 종래방식의 바이어스 전류의 초기값으로 결정되는 순시전류보다 적게할 수 있다.
상기 제4도의 회로에 있어서는 출력 구동소자(8)의 출력측에 스위치(9)를 설치하였지만, 상기 구동소자(8)의 입력측에 설치하여도 마찬가지의 효과를 얻을 수 있다.
제5도는 제4도에 나타내어진 회로의 제1구체예이다.
상기 도면에서, 트랜지스터(M14)~(M19)는 입력증폭단(6)에 해당하고 트랜지스터(M20), (M21)는 출력 구동소자(7)에 대응하고 트랜지스터(M22), (M23)은 출력 구동소자(8)에 대응하고, 이에 따라 제1단 구성의 연산증폭기가 형성된다. 스위치(SW4)는 트랜지스터(M22)의 게이트에 접속되고, 스위치(SW6)는 트랜지스터(M23)의 게이트에 접속되며 양 스위치(SW4), (SW6)는 스위치(9)에 대응한다.
트랜지스터(M14), (M15)는 P채널 FET로 이루어지고 차동입력 단자를 구성한다. 즉, 트랜지스터(M14)의 입력신호 전위(Vin-)와 트랜지스터(M15)의 입력 신호전위(Vin+)가 'Vin+=Vin-'인 경우 상기 트랜지스터(M14),(M15)는 모두 온되고, 'Vin+＞Vin-'인 경우 트랜지스터(M14)만 온되고 'Vin+＜Vin-'인 경우 트랜지스터(M15)만 온된다.
트랜지스터(M16), (M18)은 N채널 FET로서 트랜지스터(M16)이 기준전류 입력단, 트랜지스터(M18)가 출력단자로 되는 커런트 미러회로를 구성한다. 상기 트랜지스터(M16)에는 상기 트랜지스터(M14)로부터의 전류가 기준전류로서 입력된다.
트랜지스터(M19),(M20),(M22)를 P채널 FET로서 트랜지스터(M19)가 기준전류 입력단, 트랜지스터(M20), (M22)가 출력단으로 되는 커런트 미러회로를 형성한다. 상기 트랜지스터(M19)에는 상기 트랜지스터(M18)로부터의 전류가 기준전류로서 인가된다.
트랜지스터(M17), (M21), (M23)은 N채널 FET로서 트랜지스터(M17)가 기준전류 입력단, 트랜지스터(M21), (M23)가 출력단으로 되는 커런트 미러회로를 구성한다.
상기 트랜지스터(M22)의 게이트 소스간에는 스위치(SW5)가 접속되고 트랜지스터(M23)의 게이트 소스간에는 스위치(SW7)가 접속된다. 상기 스위치(SW5), (SW7)는 스위치(SW4), (SW6)가 온인 경우, 오프, 오프인 경우 온되어 상기 트랜지스터(M22), (M23)을 완전히 오프하도록 되어 있다.
이상과 같이 구성된 본 실시예의 회로에서는 입력신호 전위(Vin-), (Vin+)의 대소관계에 따라 스위치(SW4), (SW6)이 오프인 때는 트랜지스터(M20), (M21)으로 의해 출력 구동능력이 결정되고, 트랜지스터(M20), (M21)가 항상 작동하고 있기 때문에 출력이 하이 임피던스로 되지 않는다. 또한 상기스위치(SW4), (SW6)이 온인 때는 트랜지스터(M20), (M221)에 트랜지스터(M22), (M23)의 구동능력을 부가하여 결정된다. 그리고 스위치(SW4), (SW6)이 온되었을 때는 출력되는 전류값은 정전류원(I6)으로 제한되어 있기 때문에 순시전류가 과대하게 되는 일도 없다.
여기서, 스위치(SW4), (SW5)가 오프인 때의 최대 출력전류 구동능력은 다음과 같다.
상기 식중 'W'는 각 트랜지스터의 게이트 폭, 'L'은 게이트 길이, 아래첨자는 각 트랜지스터의 부호를 나타낸다.
또한, 상기 스위치(SW4), (SW6)가 온인 때의 최대 출력전류 구동능력은 다음과 같다.
따라서, (W/L)M21과 (W/L)M23과의 비 및 (W/L)M20과 (W/L)M22의 비를 식(1)이 식(2)에 비해 충분히 작게 되도록 선정하므로써 소비전력의 증가를 방지할 수 있다.
그리고, 본 실시예에 의하면, 상기 스위치(SW4), (SW6)가 오프되었을 때에 상기 스위치(SW5), (SW7)가 온되어 트랜지스터(M22)의 게이트 전위가 전원전위에, 트랜지스터(M23)의 게이트 전위가 그라운드 전위로 되어, 각 트랜지스터(M22), (M23)의 게이트의 기생용량에 의한 전하가 방전되므로, 상기 각 트랜지스터(M22), (M23)는 스위치(SW4), (SW6)가 오프되었을 때에 확실히 오프되게 된다.
제6도는 제4도에 나타낸 회로의 제2구체예로서 제5도 회로의 변형예를 나타내고 있다. 제6도에 나타낸 바와 같이 제2출력 구동소자의 스위치부를 제2출력 구동소자인 트랜지스터(M22), (M23)의 드레인에 직렬로 삽입하여도 제5도에 나타낸 회로와 동일한 작용효과를 얻을 수 있다.
또 본 실시예에 의하면, 스위치(SW4), (SW6)가 상기 트랜지스터(M22), (M23)의 각 전류 경로를 개폐하는 구성으로 되어 있기 때문에 상기 스위치(SW4), (SW6)가 오프되면 상기 트랜지스터(M22), (M23)으로부터의 전류영향을 확실하게 제거할 수 있어서 제5도에 나타낸 바와 같은 스위치(SW5), (SW7)는 불필요하게 된다.
제7도는 제4도에 나타낸 회로의 제3구체예로서 제5도 회로의 또다른 변형예를 나타내고 있다. 본 도면에 나타낸 바와 같이, 제2출력 구동소자를 출력에 병렬로 직접 접속하지 않고, 트랜지스터(M16), (M18)로 이루어진 커런트 미러회로에서 상기 트랜지스터(M18)에 병렬로 상기 제2출력 구동소자인 트랜지스터(M22)를 접속하여 전류를 증폭하므로써 마찬가지의 효과를 얻고 있다.
즉, 스위치(SW4)가 오프인 때는 상기 트랜지스터(M18)로부터의 전류만이 트랜지스터(M19), (M20)를 통해 증폭되어 제공되고, 스위치(SW4)가 온인 때는 상기 트랜지스터(M18)로부터의 전류에 트랜지스터(M22)로부터의 전류가 부가되어 상기 트랜지스터(M19)로 흐르기 때문에 출력전류 구동능력이 증대된다.
제8도는 제1도에 나타낸 바이어스에 의한 구동능력 제어와 제4도에 나타낸 구동소자에 의한 구동능력 제어를 조합시켜서 출력 구동능력을 제어하도록 구성한 버퍼회로의 블럭도이다. 즉, 상기 제8도에 나타내어진 회로는 바이어스 회로로서 제1도에 나타낸 제1바이어스 회로(2) 및 제2바이어스 회로(3)를 구비하고, 출력 구동소자로서 제4도에 나타낸 제1출력 구동소자(7) 및 제2출력 구동소자(8)를 구비하고, 제2바이어스 회로(3) 및 제2출력 구동소자(8)가 동일한 제어신호()에 의해 온/오프 제어되도록 되어 있다.
이와 같이 구성하면, 상기 제1도 및 제4도에 나타낸 실시예의 양 요소를 모두 구비하고 있기 때문에 그와 동일한 작용효과를 얻을 수 있음은 물론, 출력전류 구동능력을 크게 했을 때와 적게 했을 때의 비율을 상기 바이어스 회로(2), (3)와 출력 구동소자(7), (8)의 양 요소에 의해 결정하기 때문에 상기 비율을 크게 하는 것이 용이하다.
제9도는 상기 제8도에 나타낸 회로의 제1구체예를 나타낸 것이다. 제9도에 나타낸 회로는 제2바이어스 회로(3)를 구성하는 정전류원(i7)과 스위치(SW8)의 직렬회로를 제4도에 나타낸 회로의 정전류원(i6)에 대해 병렬로 접속한 것이다. 이때 상기 스위치(SW8)는 스위치(SW4), (SW6)와 동일한 제어신호()에 의해 온/오프 제어되고, 'I7'은 정전류원(i7)의 바이어스 전류이다.
이와 같이 구성하면, 스위치(SW4), (SW6), (SW8)가 오프인 때에 최대 출력전류 구동능력은 앞서 설명된 식(1)에 나타낸 것이 된다. 또 스위치(SW4), (SW6), (SW8)가 온인 때의 최대 출력전류 구동능력은 다음과 같다.
따라서, (1)＜(3)의 관계를 결정짓는 것은 (W/L)M21과 (W/L)M23의 비 및 (W/L)M20과 (W/L)M2의 비만이 아니라, I6과 (I6+I7)의 비도 관계되기 때문에 제4도의 회로와 동일한 구동능력을 얻기 위하여는, 트랜지스터(M22), (M23)의 사이즈를 보다 작게 할 수 있다.
제10도는 제8도에 나타낸 회로의 제2구체예를 나타낸 것으로, 제6도에 나타낸 회로에 제2바이어스 회로를 부가한 것이다. 이 회로에 의해서도 제9도에 나타낸 것과 동일한 효과를 얻을 수 있다.
또 제11도는 제8도에 나타낸 회로의 제3구체예를 나타낸 것으로, 제7도에 나타낸 회로에 제2바이어스 회로를 부가한 것으로, 이 회로에서도 제9도에 나타낸 것과 동일한 효과를 얻을 수 있다.
제12a도는 제어신호()에 의해 온/오프 제어되고 제2바이어스 회로를 나타낸 것이고, (b)~(e)는 그를 구성하는 구체적인 회로를 나타낸 것이다.
제12b도는 2개의 P채널 FET로 이루어진 트랜지스터(M47), (M48)의 직렬회로로 구성되고, 상기 트랜지스터(M47)의 게이트에는 일정한 바이어스전압(Vb)을 인가하여 트랜지스터(M48)가 온되었을 때에 흐르는 전류값을 제공하는 동시에 트랜지스터(M48)의 게이트에는 제어신호()의 반전신호가 인가되도록 하므로써 트랜지스터(M48)가 온되었을 때에 상기 트랜지스터(M47)로부터 정전류(Im47)를 얻을 수 있게 된다.
제12c도는 3개의 P채널 FET로 이루어진 트랜지스터(M49~M51)로 구성된다. 상기 트랜지스터(M49)의 드레인(또는 소스)에는 정전압(Vb)이 인가되고, 게이트에는 제어신호()의 반전된 신호가 인가된다. 트랜지스터(M49)의 소스(또는 드레인)는 트랜지스터(M51)의 게이트에 접속되어 상기 트랜지스터(49)가 온일때 상기 전압(Vb)이 트랜지스터(M51)의 게이트에 인가되어 트랜지스터(M51)가 온되고 이에 의해 트랜지스터(M51)로부터 정전류(Im51)를 얻을 수 있다. 트랜지스터(M50)의 소스-드레인은 각각 트랜지스터(M51)의 소스-게이트간에 접속되고 상기 트랜지스터(M50)의 게이트에는 제어신호()가 인가된다.
이렇게 하여 트랜지스터(M50)는 트랜지스터(M49)가 오프인 때에 온으로 되고, 상기 트랜지스터(M50)가 온인 때에 트랜지스터(M51)의 게이트가 'H(하이레벨)'가 되어 상기 트랜지스터(M51)가 오프되도록 되어 있다.
상기 제12b,c도는 스위치(SW17)를 트랜지스터(M48),(M49)에 의한 아날로그 스위치로 구성한 회로를 나타낸 것이다.
다음으로, 제12d도는 스위치(SW17)에 해당하는 스위치(SW18),(SW19)와, P채널 FET로 이루어진 트랜지스터(M52), 저항(R1) 및 콘덴서(C1)으로 구성된 시정수 회로를 구비한다.
트랜지스터(M52)의 게이트에는 직렬연결된 저항(R1)과 스위치(SW18)를 통해 정전압(Vb)이 인가되고, 스위치(SW18)는 제어신호()에 의해 온/오프 제어된다. 스위치(SW18)가 온인 때에 정전압(Vb)이 저항(R1)을 통해 상기 트랜지스터(M52)의 게이트에 인가되어 온되므로 상기 트랜지스터(M52)로부터 정전류(IM52)를 얻을 수 있게 된다. 이때 콘덴서(C1)이 상기 트랜지스터(M52)의 소스-게이트간에 접속되어 저항(R1)과 콘덴서(C1)로 결정되는 시정수로 상기 트랜지스터(M52)가 온 및 오프되도록 되어 있다. 스위치(SW19)는 저항(R1)을 사이에 두고 상기 콘덴서(C1)와 병렬로 접속되며 제어신호()의 반전신호에 의해 온/오프 제어되도록 되어 있다. 이렇게 하여 상기 스위치(SW19)는 스위치(SW18)가 오프되었을 때에 온되어 상기 트랜지스터(M52)의 게이트가 공급전원에 의해 'H'로 되어 상기 트랜지스터(M52)를 턴오프시키므로써 전류(IM52)를 완전히 차단한다.
이상 설명된 회로에서는 시정수 회로에 의해 트랜지스터(M52)에서 얻어지는 전류(IM52)의 상승 및 하강이 완만하게 이루어지기 때문에 버퍼회로의 출력전류 구동능력이 급격하게 올라가거나 내려가지 않도록 할 수 있다.
제12e도에 나타낸 회로는 상기 d에 나타낸 회로의 스위치(SW18),(SW19) 및 저항(R1)을 복수의 트랜지스터로 구성한 것이다. 즉, 상기 회로는 P채널 FET로 이루어진 트랜지스터(M53~M56)와 콘덴서(C2)로 구성된다.
트랜지스터(M53)는 제어신호()의 반전신호에 의해 온/오프 제어되도록 구성되어 스위치(SW18)에 대응하고, 트랜지스터(M54)는 제어신호()에 의해 온/오프 제어되며 스위치(SW19)에 대응한다. 트랜지스터(M55)는 게이트가 그라운드에 접속되어 항상 온되므로 저항(R1)에 대응하고, 트랜지스터(M56)의 게이트에는 상기 트랜지스터(M55)를 통해 전압(Vb)이 인가되어 온된다. 콘덴서(C2)는 상기 트랜지스터(M56)의 소스-게이트간에 접속되며 상기 콘덴서(C1)에 대응한다. 따라서, 상기 트랜지스터(M53)가 온될때 상기 트랜지스터(M56)로부터의 전류(IM56)가 상기 트랜지스터(M55)의 온저항값과 용량(C2)로 결정되는 시정수로 상승 또는 하강하게 된다.
이때 트랜지스터(M54)는 상기 트랜지스터(M55)를 사이에 두고 상기 콘덴서(C2)와 병렬로 접속되어 상기 트랜지스터(M53)의 오프시에 온되어 상기 트랜지스터(M56)의 게이트를 공급전원에 의해 'H'로 하므로써 상기 트랜지스터(M56)를 완전히 오프시키도록 되어 있다.
제13a도는 제1바이어스 회로와 제2바이어스 회로를 조합시킨 회로이고, b 및 c는 그의 각종 구체예를 나타낸 것이다.
제13b도는 P채널 FET로 이루어진 트랜지스터(M57~M59)로 구성된다. 트랜지스터(M57)의 게이트에는 정전압(Vb1)이 인가되므로 상기 트랜지스터(M57)에서는 항상 정전류(IM57)를 얻을 수 있다. 트랜지스터(M58)의 게이트에는 정전압(Vb2)이 인가되고, 트랜지스터(M59)는 상기 트랜지스터(M58)와 직렬로 접속된다. 상기 트랜지스터(M59)의 게이트에는 제어신호()의 반전신호가 인가되고, 트랜지스터(M58)에서는 상기 트랜지스터(M59)가 온일 때만 정전류(IM58)를 얻을 수 있다. 즉, 트랜지스터(M57)이 제1바이어스 회로를 구성하고, 트랜지스터(M58),(M59)가 제2바이어스 회로를 구성한다.
이와 같은 구성에 의하면, 상기 트랜지스터(M58),(M59)의 W/L 및 정전압(Vb1),(Vb2)를 변화시키므로써 각각 다른 출력 전류값을 가진 정전류원을 실현할 수 있다.
제13c도는 P채널 FET로 이루어진 트랜지스터(M60~M64)와 정전류원(i14)으로 구성되며, 트랜지스터(M60)를 기준전류 입력단자, 트랜지스터(M62)를 출력단자로 하는 커런트 미러회로와, 트랜지스터(M61)를 기준전류 입력단자, 트랜지스터(M63)를 출력단자로 하는 커런트 미러회로를 포함한다.
트랜지스터(M60),(M61)는 직렬접속되는 동시에 정전류원(i14)으로부터의 정전류(I14)가 기준전류로서 공급된다. 트랜지스터(M64)는 트랜지스터(63)와 직렬접속되는 동시에 그 직렬회로는 트랜지스터(M62)와 병렬접속되어 트랜지스터(M62)에서는 항상 정전류(IM62)를 얻을 수 있다.
이상 설명한 회로는 모두 MOSFET로 구성되어 있지만 바이폴라 트랜지스터를 사용해도 동일한 기능을 얻을 수 있는 버퍼회로를 구성할 수 있다.
제14도는 입력증폭단(1a)의 출력을 이용하여 발생된 제어신호에 의해 출력전류 구동능력을 제어하도록 한 버퍼회로의 블럭도로서 제1도에 나타낸 본 발명의 블럭도에 입력증폭단(1a)의 출력을 이용하는 제어신호 발생수단(11)을 부가한 것이다.
제1도에서, 제어신호는 예를 들면 주기적으로 변화하는 입력신호에 동기시킨 주기펄스로서 입력신호의 변화 타이밍에 따라 인가되기 때문에 입력신호의 전위변화가 적어서 출력전류 구동능력을 상승시킬 필요가 없을 경우에도 제어신호로 제어되는 일정 기간만큼 출력전류 구동능력을 상승시키도록 되어 있었다.
그러나, 제14도에 나타낸 버퍼회로에 있어서는, 입력증폭단(1a)의 출력 전위변화 또는 전류변화가 클때만 제어신호를 발생시키는 즉, 입력신호의 전위변화가 적어도 출력전류 구동능력을 상승시킬 필요가 없는 때에는 제어신호를 발생시키지 않으므로 불필요하게 출력전류 구동능력을 올리지 않고서 보다 저소비 전력화를 실현하고 있다.
제15도는 상기 제14도에 나타낸 회로의 제1구체예를 나타낸 것으로, 제15도에 나타낸 회로는 제2도에 나타낸 회로에 제어신호 발생수단을 부가한 것이다.
앞서 설명한 바와 같이, 트랜지스터(M1~M8) 및 콘덴서(CC1)는 2단 연산증폭기를 구성하고 증폭회로(1)에 대응한다. 트랜지스터(M1~M4)로 입력증폭단(1a), 트랜지스터(M5)로 출력단(1b)를 각각 구성하고 트랜지스터(M6),(M7)는 각각 입력증폭단(1a) 및 출력증폭단(1b)에 바이어스 전류를 공급한다. 또한, 제2도의 'SW1'은 트랜지스터(MSW1)에 의해 실현된다.
이와 같은 구성의 증폭회로에 있어서는 처음 상승시의 슬루레이트가 입력증폭단(1a)에 공급되는 바이어스 전류 및 위상 보상용 콘덴서(CC1)의 용량으로 결정되는 비율과, 트랜지스터(M6)으로부터 공급되는 전류 및 출력의 용량성 부하(CL)의 용량으로 결정되는 비율중 적은 쪽의 비율로 결정된다. 또한 마지막 하강시의 슬루레이트는 입력증폭단(1a)에 공급되는 바이어스 전류와 위상 보상용 콘덴서(CC1)로 결정되는 비율에 의해서만 결정된다. 따라서 Vin+가 Vin-보다 낮은 전위일 때는 트랜지스터(M5)에 의해 전류가 흡수되어 출력전위를 하강시키는 동작으로 되기 때문에 트랜지스터(M6)에 의해 공급되는 전류를 상승시켜도 상기 트랜지스터(M5)에 의해 모두 흡수되므로 트랜지스터(M5)의 출력전류 구동능력을 상승시킬 필요는 없게된다. 이 점에 착안하여 제어신호 발생수단은 다음과 같이 형성된다.
즉, 상기 제어신호 발생수단은 트랜지스터(MPC1),(MNC1)으로 구성되고, (W/L)MPC1/(W/L)M7＞[(W/L)MNC1/(W/L)M4]/2 즉, Vin-와 Vin+가 동전위인 때는 트랜지스터(MPC1)의 드레인으로부터 공급되는 전류가 트랜지스터(NMC1)의 드레인에 흡수되는 전류보다 크게 되도록 설정하므로써, Vin+가 Vin-보다 어느 정도 높은 전위가 되었을 때만 트랜지스터(MNC1)의 드레인 전류가 트랜지스터(MPC1)의 드레인 전류보다 커지게 되고, 트랜지스터(MSW1)의 게이트 전위를 하강시켜 온되도록 작동하여 트랜지스터(M6)의 출력전류 구동능력을 올린다.
이와 같이 Vin+가 Vin-보다 어느 정도 높은 전위로 되었을때만 트랜지스터(MSW1)가 온되어 트랜지스터(M6)의 출력전류 구동능력을 상승시키도록 동작하기 때문에 저소비 전력화를 꾀할 수 있다.
제16도는 제14도에 나타낸 회로의 제2구체예를 나타낸 것이다.
제16도는 나타낸 회로는 제15도에 나타낸 회로에서 트랜지스터(M8)를 트랜지스터(M8A)와 (M8B)로 나누므로써 입력증폭단(1a)과 출력단(1b)으로의 바이어스 전류 공급경로를 분리하여 입력증폭단(1a)에 공급되는 바이어스 전류를 상기 바이어스 전류와 위상 보상용 콘덴서(CC1)로 결정되는 비율이 높게 되도록 설정하고, 소비전력에 가장 관계 깊은 출력단(1b)으로의 바이어스 전류만 제어하도록 한 변형예로서 제15도에 나타낸 회로와 마찬가지의 효과를 얻을 수 있다.
제17도는 제14도에 나타낸 회로의 제3구체예를 나타낸 것이다.
제17도에 나타낸 회로는 제15도로에 나타낸 회로의 제어신호 발생수단에 대한 변형예에 상당한다. 제15도에 나타낸 회로에서는 제어신호 발생수단의 입력이 되는 입력증폭단(1a)의 출력으로 트랜지스터(M3)의 드레인 전위를 이용하고 있지만, 제17도에 나타낸 회로에서는 트랜지스터(M4)의 드레인 전위를 이용하고 있다. 상기 제어신호 발생수단은 트랜지스터(MPC2), (MNC2)와 트랜지스터(MPI), (MNI)로 이루어진 반전회로로 구성되고, (W/L)MPC2/(W/L)M7＜[(W/L)MNC2/(W/L)M4]/2 즉, Vin-와 Vin+가 동전위로 되었을 때에는 트랜지스터(MNC2)로 흡수되는 전류가 트랜지스터(MPC2)로부터 공급되는 전류보다 크게 되도록 설정하므로써, Vin+가 Vin-보다 어느 정도 높은 전위로 되었을때만 트랜지스터(MPC2)의 드레인 전류가 트랜지스터(MNC2)의 드레인 전류보다 크게 되어 트랜지스터(MPI), (MNI)로 구성된 반전회로의 출력전위가 내려가므로 트랜지스터(MSW1)을 온시키도록 동작한다. 이에 따라 트랜지스터(M5)의 출력전류 구동능력이 상승하여 제15도와 마찬가지의 효과를 얻을 수 있다.
제18도는 제14도에 나타낸 회로의 제4실시예를 나타낸 것이다.
제18도에 나타낸 회로는 제16도의 실시예에서 제어신호 발생수단에 의해 발생된 제어신호에 의해 입력증폭단(1a)의 바이어스 전류도 제어하도록 한 변형예이다. 상기 제어신호 발생수단은 트랜지스터(MPC1), (MNC1), (MPC2), (MNC2)로 구성되고 출력단(1b)으로의 바이어스 전류제어는 제16도에 설명된 바와 같다. 입력증폭단(1a)의 바이어스 전류는 슬루레이트의 결정요인중 하나이기 때문에 Vin+가 Vin-보다 어느정도 높은 전위로 되었을때 및 Vin-가 Vin+보다 어느 정도 높은 전위로 되었을때 입력증폭단(1a)의 바이어스 전류가 크게 되도록 한다. 즉, 트랜지스터(MPC1), (MNC1)에 의해 Vin+가 Vin-보다 어느 정도 높은 전위로 되었을때에 트랜지스터(MSW2A)를 온시켜서 정전류원(i3)의 정전류(I3)를 가할뿐 아니라, 트랜지스터(MPC2), (MNC2)에 의해 Vin-가 Vin+보다 어느 정도 높은 전위로 되었을때에 트랜지스터(MSW2B)를 온시켜서 정전류원(i3)의 정전류(I3)를 가하도록 제어된다.
이렇게 하므로써, 약간이긴 하지만 입력 증폭단(1a)에서 불필요하게 전류가 소비되는 것을 방지한다. 여기서 트랜지스터(MPC2) 및 (MNC2)의 (W/L)은 (W/L)MPC2/(W/L)M7＜[(W/L)MNC2/(W/L)M4]/2가 되도록 설정하고, 제17도에 나타낸 회로와 다르다.
제19도는 제14도에 나타낸 회로의 제5구체예를 나타낸 것이다.
제19도에 나타낸 회로는 제18도에 나타낸 회로에서 입력증폭단(1a)의 바이어스 전류제어를 제3도에 나타낸 바와 같이 주기적으로 변화하는 입력신호에 동기된 주기펄스()로 행하는 것으로, 제18도에 나타낸 회로의 경우와 마찬가지의 효과가 얻어진다.
제20도는 제14도에 나타낸 회로의 제6구체예를 나타낸 것이다.
제20도에 나타낸 회로는 제5도 내지 제7도에 나타낸 트랜지스터(M14∼M21)로 구성된 증폭회로에 제어 신호 발생수단을 부가한 실시예이다. 트랜지스터(M14∼M19)가 입력증폭단을 구성하고 트랜지스터(M20), (M21)가 출력단을 구성하고, 제어신호 발생수단은 트랜지스터(MPC1), (MNC1), (MPC2), (MNC2)로 구성된다.
상기 트랜지스터(MPC1), (MNC1), (MPC2), (MNC2)의 각 (W/L)은 제18도에서 설명한 것과 같고, Vin+가 Vin-보다 어느 정도 높은 전위로 되었을때 및 Vin-가 Vin+보다 어느 정도 높은 전위로 되었을때 상기 제어신호 발생수단은 트랜지스터(MSWA) 또는 (MSWB)를 온시켜서 증폭회로에 공급되는 바이어스 전류를 (I6)에서 (I6+I61)로 증가시켜서 슬루레이트를 상승시킨다.
제21도는 제14도에 나타낸 회로의 제7구체예를 나타낸 것이다.
제21도에서 트랜지스터(M1∼M4)는 입력증폭단(1a)를 구성하고 트랜지스터(M7)는 입력증폭단(1a)에 바이어스 전류를 공급하고, 트랜지스터(MP6A), (MP6B)로 이루어진 소스-플로워(source follower)에 의해 공급되는 증폭회로에서는 상승 슬루레이트는 대부분 트랜지스터(MP6B)에 의해 공급되는 전류에 의해 결정되고, 하강 슬루레이트는 트랜지스터(MP6A)의 (W/L)에 의한다.
상기 제어신호 발생수단은 트랜지스터(MPC2), (MNC2)에 의해 구성되고 각 트랜지스터의 (W/L)은, (W/L)MPC2/(W/L)M7＜[(W/L)MNC2/(W/L)M4]/2 즉, Vin+가 Vin-보다 어느 정도 높은 전위로 되었을 때에 트랜지스터(MSW1)를 온시켜서 바이어스 전류를 정전류원(i0)의 정전류(I0)에 정전류원(i1)의 정전류(I1)가 더해지도록 되어 있다. 따라서, Vin+가 Vin-보다 어느 정도 높은 전위로 되었을 때에만 트랜지스터(MP6B)로부터 공급되는 전류가 커지게 되어 출력전류 구동능력이 높아진다.
제22도는 제14도에 나타낸 회로의 제8구체예를 나타낸 것이다.
제22도는 나타낸 회로는 제15도에 나타낸 회로에 있어서, 제12도 및 제13도에 나타낸 바이어스 회로의 구체예를 적용한 변형예이고 전술한대로 트랜지스터(M1∼M2)는 입력증폭단(1a)를, 트랜지스터(M5)는 출력단(1b)를 구성하고, 트랜지스터(M7)는 입력증폭단(1a)으로 바이어스 전류를, 트랜지스터(M6C)(M6D)는 출력단(1b)으로 바이어스 전류를 공급한다. 상기 제어신호 발생수단은 트랜지스터(MPI) 및 (MNC1)로 구성되고 그 (W/L)은 제15도에 나타낸 회로의 설명으로 기술한 대로이다. 트랜지스터(MPI) 및 (MNI)는 반전회로를 구성하여 제어신호의 반전신호를 발생한다.
이와 같은 구성에 의하면 Vin+가 Vin-보다 어느 정도 높은 전위로 되었을 때에 발생된 제어신호에 의해 트랜지스터(MSW1D)는 온되고 또 트랜지스터(MSW1C)가 온되어 트랜지스터(M8D)의 게이트 전위를 트랜지스터(M6D)의 게이트에 인가함으로서 출력전류 구동능력을 상승시키고 있다.
이때 트랜지스터(M6D)의 게이트에는 트랜지스터의 (M8D)의 게이트-소스 전압과 트랜지스터(M8C)의 게이트-소스 전압의 힘이 인가되므로 출력전류 구동능력을 올리기 위해 필요한 전류를 공급하는 트랜지스터(M6D)의 (W/L)를 적게, 즉 면적을 작게할 수 있다.
제23도는 제14도에 나타낸 회로의 제9실시예를 나타낸 것이다.
상기 제23도에 나타낸 회로는 제22도에 나타낸 회로에 있어서 제어신호 발생수단의 변형예로 제17도에 나타낸 회로의 경우와 같고 입력증폭단(1a)의 다른쪽의 출력을 사용한다. 제어신호 발생수단을 구성하는 트랜지스터(MPC2) 및 (MNC2)의 (W/L)은 제17도에 나타낸 회로에서 설명된 대로이다.
제24도는 제14도에 나타낸 회로의 제10구체예를 나타낸 것이다.
제24도에 나타낸 회로는 제22도에 나타낸 회로에서의 제어신호 발생수단의 다른 변형예로 제어신호의 반전회로를 이용하는 대신에 트랜지스터(MPC1)(MNC1)(MPC2)(MNC2)에 의해 구성되고 입력증폭단(1a)의 정부((+/-)의 출력을 이용한 실시예이다. 트랜지스터(MPC1)(NMC1)(MPC2)(MNC2)의 (W/L)는 제15도 및 제17도에 나타낸 회로에 설명한 바와 같다.
제25도는 제14도에 나타낸 회로의 제11구체예를 나타낸 것이다.
제25도에 나타낸 회로는 제24도에 나타낸 회로의 변형예로, 스위치로서 이용되는 트랜지스터(MSW1C)의 접속을 변화시킨 것으로, 그의 게이트는 그대로이고, 그의 소스-드레인을 트랜지스터(M8D)의 드레인에 직렬로 접속한 것으로 제24도에 나타낸 회로와 같은 효과를 얻을 수 있다.
제26도는 본 발명에 따른 입력증폭탄(6)의 출력을 이용하여 발생된 제어신호에 의해 출력전류 구동능력을 제어하도록 한 버퍼회로의 블록도로써 제4도에 나타낸 본 발명의 버퍼회로에 입력증폭단(6)의 출력을 이용한 제어신호 발생수단(11)를 부가한 것이다.
제14도의 회로설명에서 기술한 바와 같이 입력신호의 전위변화가 적어서 출력전류 구동능력을 상승시킬 필요가 없을 경우에는, 입력증폭단(6)의 출력 전위변화 또는 전류변화가 적기 때문에 제어신호를 발생하지 않고 불필요하게 출력전류 구동능력을 상승시키지 않으므로 보다 저소비 전력화를 실현하고 있다.
제27도는 제26도에 나타낸 회로의 한 구체예를 나타낸 것이다.
제27도에 나타낸 회로는 제5도에 나타낸 실시예에 입력증폭단의 출력을 이용한 제어신호 발생수단을 부가한 것이고 제5도중 스위치(SW4∼SW7)는 각각 트랜지스터(SW4∼SW7)으로 실현되고 있다. 제어신호 발생수단은 트랜지스터(MPC1)(NMC1)(MPC2)(MNC2)에 의해 구성되고 각 트랜지스터의 (W/L)은(W/L)MPC1/(W/L)M25＞[(W/L)MNC1/(W/L)M16]/2이거나, 또는(W/L)MPC2/(W/L)M25＞[(W/L)MNC2/(W/L)M17]/2로 설정되어 있다.
즉, Vin+가 Vin-보다 어느 정도 전위가 높게 되었을때에 트랜지스터(MPC1)(MNC1)에서 발생된 제어신호에 의해 트랜지스터(MSW4)는 온되고 트랜지스터(SW5)는 온되고 제2출력 구동소자인 트랜지스터(M22)도 동작되어 출력전류 구동능력을 상승된다.
또 Vin-가 Vin+보다 어느 정도 전위가 높게 되었을때에는 트랜지스터(MPC2)(MPC2)에서 발생된 제어신호에 의해 트랜지스터(MSW6)는 온되고 트랜지스터(MSW7)는 온되어 제3출력 구동소자인 트랜지스터(M23)도 동작되어 출력전류 구동능력을 상승시킨다.
따라서 입력신호의 전위변화가 적고 출력전류 구동능력을 상승시킬 필요가 없는 경우에는 제어신호를 발생하지 않으므로 불필요하게 출력전류 구동능력을 상승시키지 않아서 보다 저 소비전력화를 실현하고 있다.
제28도는 본 발명에 따른 입력증폭단의 출력을 이용하여 발생된 제어신호에 의해 출력전류 구동능력을 제어하도록 한 버퍼회로의 블록도로서, 제4도에 나타낸 본 발명의 블럭도에 있어서 입력증폭단(6)의 출력을 이용한 제어신호 발생수단(11)을 부가한 것이다.
제14도에 나타낸 회로 설명에서 나타낸 바와 같이 입력신호의 전위변화가 적어서 출력전류 구동능력을 상승시킬 필요가 없는 경우에는, 입력증폭단(6)의 출력 전위변화 또는 전류변위가 적기 때문에 제어신호를 발생하지 않으므로 불필요하게 출력전류 구동능력을 올리지 않고 보다 저소비전력화를 실현하고 있다.
제29도는 제28도에 나타낸 회로의 한 구체예를 나타낸 것이다.
제29도에 나타낸 회로는 제27도에 나타낸 회로에 제어신호 발생수단에 의해서 제어되는 제2바이어스 회로를 추가한 실시예이다.
상기 제2바이어스 회로는 정전류원(i7)과 트랜지스터(MSW8A)(MSW8B)에 의해 구성되고, Vin-가 Vin+ 보다 어느 정도 높게 되었을때에 트랜지스터(MPC1)(MNC1)(MPC2)(MNC2)에 의해 구성되는 제어신호 발생수단에서 발생된 제어신호로 트랜지스터(MSW8A) 또는 트랜지스터(MSW8B)을 온시켜서 바이어스 전류를 (I6)에서 (I6+I7)으로 증가시킨다.
제30도는 본 발명에 따른 바이어스 제어에 의해 출력전류 구동능력을 제어하도록 한 버퍼회로의 블럭도이다.
제30도에 나타낸 버퍼회로는 입력신호로서 주기적으로 레벨이 변동하는 것을 대상으로 하고, 증폭회로(1)와, 제1바이어스 회로(2)와, 상기 증폭회로(1)내의 입력증폭단(1a)의 출력에 의해 바이어스 전류가 결정되고 또 외부로부터의 제어신호에 의해 증폭회로(1)으로의 접속이 단속적으로 제어되는 제2바이어스 회로(3)로 구성된다.
제1도에서 제어신호는 예를들면 주기적으로 변화하는 입력신호에 동기된 주기펄스로 입력신호의 타이밍에 따라 변화되기 때문에 입력신호의 전위변화가 적어서 그 필요가 없을때에도 출력 구동능력을 상승시키도록 되어 있다. 그러나, 제30도에 나타낸 회로는 입력증폭단(1a)의 출력전위 또는 출력전류의 변화 크기에 따라서 제2바이어스 회로(3)의 바이어스 전류를 결정하기 때문에 입력신호의 전위변화가 적어서 외부로부터 인가되는 제어신호의 전기간에 있어서 출력전류 구동능력을 상승시킬 필요가 없을 경우 불필요하게 출력전류 구동능력을 상승시키지 않으므로 더욱 우수한 저소비전력화를 실현할 수 있다.
제31도는 제30도에 나타낸 회로의 한 구체예를 나타낸 것이다.
제31도에 나타낸 회로는, 제2도에 나타낸 회로에 있어서 트랜지스터(M8)를 트랜지스터(M8A)와 (M8B)로 나눔으로서 입력증폭단(1a)과 출력단(1b)으로의 바이어스 전류 공급경로를 나누고, 입력증폭단(1a)에 공급되는 바이어스 전류를 제1바이어스 회로에서 공급되는 바이어스 전류만으로 하고 상기 바이어스 전류와 위상 보상용 콘덴서(Cc1)로 결정되는 레이트가 항상 높게 되도록 설정하고, 또 소비전력에 가장 관계있는 제2바이어스 회로에서 출력단(1b)에 공급되는 바이어스 전류만 제어하도록 한 변형예로서 상기 제2바이어스 회로에서 공급되는 바이어스 전류를 입력증폭단(1a)의 출력에 따라 결정하고 있다.
제31도에 나타낸 회로는 제2도에서의 SW1을 트랜지스터(MSW1)로 구성하고 제어신호(Ψ)로 그 개폐를 제어한다. 그리고 제2바이어스 회로의 정전류원은 트랜지스터(MB1)로 구성되고 상기 바이어스 전류값은 트랜지스터(M1~M4)로 구성되는 입력증폭단(1a)의 트랜지스터(M3)의 드레인측의 출력을 트랜지스터(MB1)의 게이트 전위로서 이용함으로서, Vin+가 Vin- 보다 전위가 높게 되었을때 바이어스 전류가 증가시키고 Vin+가 Vin- 보다 전위가 낮게 되었을때에 바이어스 전류를 감소시켜서 결정한다. 이와 같이 제어신호(Ψ)의 기간 전체에 걸쳐서 출력전류 구동능력을 동일하게 상승시키지 않고 차동입력 신호의 크기에 따라 출력단의 출력전류를 결정하고 있기 때문에 보다 저 소비전력화를 실현할 수 있다.
제32도는 제8도에 나타낸 본 발명의 블록도에 있어서 제2바이어스 회로의 바이어스 전류를 입력증폭단(6)의 출력을 이용하여 발생시킨 버퍼회로이 블럭도이다.
제32도에 나타낸 회로는 입력신호로서 주기적으로 레벨이 변동하는 것을 대상으로 하고, 증폭회로(4)와, 제1바이어스 회로(2)와, 상기 증폭회로(4)내의 입력증폭단(6)의 출력에 의해 바이어스 전류가 결정되고 또 외부로부터의 제어신호에 의해 증폭회로(4)에 대한 접속을 단속적으로 제어하는 제2바이어스 회로(3)와, 상기 증폭회로(4)내의 제2출력 구동소자의 접속을 전환하는 구동능력 전환회로(5)로 구성된다.
제8도에서 제어신호는 예를들면 주기적으로 변화하는 입력신호에 동기된 동기펄스로 입력신호 타이밍에 따라 인가되기 때문에 입력신호의 전위변화가 적어서 출력전류 구동능력을 상승시킬 필요가 없을 경우에도 제어신호로 제어되는 일정기간 동안 출력전류 구동능력을 상승시키도록 되어 있다. 그러나 제32도에 나타낸 회로는 입력증폭단(6)의 출력전위 또는 출력전류의 변화에 따라 제2바이어스 회로(3)의 바이어스 전류를 결정하기 때문에 입력신호의 전위변화가 적어서 외부에서 부여되는 제어신호의 전기간에 있어서 출력전류 구동능력을 상승시킬 필요가 없는 경우에는 입력증폭단(6)의 출력변화도 적기 때문에 출력전류 구동능력을 상승시키는 비율도 적게 되므로 불필요하게 출력전류 구동능력을 상승시키지 않고 보다 저 소비전력화를 실현할 수 있다.
제33도는 제32도에 나타낸 회로의 한 구체예를 나탄낸 것이다.
제33도에 나타낸 회로는 제8도에서의 제2바이어스 회로의 바이어스 전류를 입력증폭단의 출력전류에 의해 결정되도록 한 실시예이다. 제33도에서는 제8도에서의 SW4~SW7을 각각 트랜지스터(MSW4~MSW7)로, 제2바이어스 회로는 트랜지스터(MPB1)(MPB2)(MNB1~MNB6)(MSW8A)(MSW8B)로 구성하고, 각 트랜지스터의 (W/L)은 (W/L)MPB1/(W/L)M25 [(W/L)MNB1/(W/L)M16]/2, 또는 (W/L)MPB2/(W/L)M25 [(W/L)MNB2/(W/L)M17]/2로 설정되어 있다.
즉 제어신호에 의해 트랜지스터(MSW8A)(MSW8B)가 오프되고 Vin+가 Vin- 보다 전위가 낮을때, 트랜지스터(MNB2)의 드레인 전위는 거의 Vss 전위로 되어 트랜지스터(MNB4) 및 (MNB6)로는 전류가 흐르지 않지만, 트랜지스터(MPB1)의 드레인 전류는 트랜지스터(MNB1)의 드레인 전류보다 크게 되어 트랜지스터(MNB4)로 전류가 흐르고 트랜지스터(MNB6)를 포함하는 커런트 미러회로에 의해 바이어스 전류(I6)에 가산되어 출력전류 구동능력이 증가한다. Vin-가 Vin+ 보다 전위가 낮을때도 마찬가지로 출력전류 구동능력이 증가한다.
어떠한 경우도 Vin+=Vin-로 되면 트랜지스터(MPB1)의 드레인 전류와 트랜지스터(MNB1)의 드레인 전류 및 트렌지스터(MPB2)의 드레인 전류와 트랜지스터(MNB2)의 드레인 전류는 같고, 트랜지스터(MNB3)(MNB4)에는 전류가 흐르지 않으므로, 따라서 바이어스 전류는 가산되지 않고, (I6)만으로 되어 불필요하게 출력전류 구동능력이 상승되지 않는다. 또한 제어신호에 의해 트랜지스터(MSW8A)(MSW8B)가 온된 경우에는 트랜지스터(MNB5)(MNB6)는 항상 오프되므로 바이어스 전류가 증가하지 않는다. 제33도에 나타낸 회로에서 트랜지스터(M22)(M23)(MSW4) 및 (MSW7)의 동작에 대해서는 제5도에서 설명한 바와 같다.
제34도는 제14도에 나타낸 실시예에 있어서, 제2바이어스 회로(3)를 제30도에 나타낸 실시예와 같이 입력증폭단(1a)의 출력에 의해 바이어스 전류를 결정하도록 한 회로의 블럭도이다.
제34도에 나타낸 회로에 의하면, 제14도에 나타낸 회로의 요소와 제30도에 나타낸 회로의 요소를 모두 구비하고 있기 때문에 보다 저 소비전력화를 실현할 수 있다.
제35도는 제34도에 나타낸 회로의 제1구체예를 나타낸 것이다.
제35도에 나타낸 회로는 제14도에 나타낸 회로의 구체예로서 제시했던 제16도에 나타낸 회로에서 제2바이어스 회로의 정전류원(i1) 대신에 트랜지스터(M1~M4)로 구성된 입력증폭단(1a)의 출력으로 전류값이 결정되는 전류원을 이용한다. 상기 제2바이어스 회로의 전류원은 트랜지스터(MB1)로 구성되고 입력증폭단(1a)의 트랜지스터(M3)의 드레인측 출력전위를 트랜지스터(MB1)의 게이트에서 인가함으로서 입력증폭단(1a)의 출력에 따라 전류값이 결정된다. 따라서 제16도에 나타낸 회로의 요소와 제31도에 나타낸 회로의 요소를 모두 구비하기 때문에 보다 저 소비전력화를 실현할 수 있다.
제36도는 제3도에 나타낸 회로의 제2구체예를 나타낸 것이다.
제36도에 나타낸 회로는 제35도에 나타낸 회로에서 출력단(1b)을 구성하는 트랜지스터(M5)에 바이어스 전류를 공급하는 트랜지스터(M6)을 2개의 트랜지스터(M6C)(M6D)로 나누고 또 출력단(1b)으로 바이어스 전류를 전달하는 트랜지스터(M8B)도 2개 트랜지스터(M8B1),(M8B2)로 나누어 직렬접속하고, 트랜지스터(M6C)의 게이트에는 상기 트랜지스터(M8B1)의 게이트 전위를 인가하고 트랜지스터(M6D)의 게이트에는 트랜지스터(M8B2)의 게이트 전위를 인가하도록 한 예이다.
이와같은 구성에 의하면 출력전류 구동능력을 상승시키기 위해서 필요한 전류를 공급하는 트랜지스터(M6D)의 (W/L)가 작게 즉 면적을 작게 할 수 있다. 또 트랜지스터(MSW1C)의 소스를 VDD가 이니라 트랜지스터(M8B1)의 게이트에 접속하여 출력전류 구동능력을 상승시키지 않을 때에도 트랜지스터(M6D)가 완전히 오프되지 않도록 설정해도 좋다.
제37도는 제34도에 나타낸 회로의 제3구체예를 나타낸 것이다.
제37도에 나타낸 회로는 제14도에 나타낸 회로의 구체예로서 제시했던 제18도에 나타낸 회로에서 제2바이어스 회로의 정전류원(i5)의 대신에 트랜지스터(M1~M4)로 구성된 입력증폭단(1a)의 출력으로 전류값이 결정되는 전류원을 이용한 예이다. 상기 제2바이어스 회로의 전류원은 트랜지스터(MB1)로 구성되고 입력증폭단(1a)의 트랜지스터(M3)의 드레인측 출력전위를 트랜지스터(MB1)의 게이트에 인가함으로서 입력증폭단(1a)의 출력에 따라 전류값이 결정되도록 하고 있다. 따라서 제18도에 나타낸 회로의 요소와 제31도에 나타낸 회로의 요소를 둘 다 구비하고 있기 때문에 더욱 우수한 저 소비전력화를 실현할 수 있다.
제38도는 제34도에 나타낸 회로의 제4구체예이다.
제38도에 나타낸 회로는 제37도에 나타낸 회로에서 제1바이어스 회로중 출력단을 바이어스하는 전류원(i4)을 제2바이어스 회로의 전류원과 마찬가지로 입력증폭단(1a)의 출력으로 전류값이 결정되도록 한 것으로, 제38도에서 상기 전류원(i4)은 트랜지스터(MB2)로 구성된다. 따라서 Vin+과 Vin-의 전위가 거의 동일해서 출력전류 구동능력이 상승되지 않을 때에도 상기 입력전위 Vin+와 Vin-의 차게 따라 출력전류가 제어되기 때문에 보다 저 소비전력화를 실현할 수 있다.
제39도는 제34도에 나타낸 회로의 제5구체예를 나타낸 것이다.
제39도에 나타낸 것은 제14도에 대한 구체예로서 기재했던 제19도에 나타낸 회로에 있어서 제2바이어스 회로의 정전류원(i5) 대신에 트랜지스터(M1~M4)로 구성된 입력증폭단(1a)의 출력으로 전류값이 결정되는 전류원을 이용한 예를 나타낸 것이다. 상기 제2바이어스 회로의 정전류원은 트랜지스터(MB1)로구성되고, 입력증폭단(1a)의 트랜지스터(M3)의 드레인측의 출력전위를 트랜지스터(MB1)의 게이트에 인가하므로써 입력증폭단(1a)의 출력에 따라 전류값이 결정된다. 따라서 제19도에 나타낸 회로의 요소와 제31도에 나타낸 회로의 요소를 모두 겸비하고 있기 때문에 더욱 저소비 전력화를 실현할 수 있다.
제40도는 제34도에 나타낸 회로의 제6구체예를 나타낸 것이다.
이 도면에 나타낸 회로는 제14도에 나타낸 회로의 구체예로서 제시했던 제21도에 나타낸 회로에 있어서 트랜지스터(M8)를 트랜지스터(M8A)와 (M8B)로 나눔으로써 입력증폭단(1a)와 소스 폴로워로 구성되는 출력단(1b)로의 바이어스 전류의 공급경로를 분리하여 입력증폭단(1a)에 공급하는 바이어스 전류를 제1바이어스 회로에서 공급되는 바이어스 전류(101)만으로 하고 또 슬루레이트와 소비전력에 가장 관계 있는 출력단(1b)로의 제2바이어스 회로로부터 공급되는 바이어스 전류를 입력증폭단(1a)의 출력에 따라서 결정한 구체예를 나타낸 것이다. 제2바이어스 회로의 전류원은 트랜지스터(MB1)로 구성되고 그 게이트는 입력증폭단(1a)의 출력에 접속되어 있고 트랜지스터(MB1)로부터 공급되는 바이어스 전류는 입력증폭단(1a)의 출력 레벨로 결정되고 있다. 즉, Vin+가 Vin- 보다 어느 정도 전위가 높게 되면 제21도에서 설명한 바와 같이 트랜지스터(MSW1)는 온되어 출력단으로 Vin+와 Vin-의 차에 대응하는 바이어스 전류가 공급되어 소스 폴로워의 전류원을 구성하고 있는 트랜지스터(MP6B)로부터 공급되는 전류를 크게하여 출력전류 구동능력을 상승시킬 수 있다.
또 제40도에 점선으로 나타낸 바와 같이, 예를들면 Vin+가 Vin-의 전위가 동등하게 되었을때에 트랜지스터(MB1)의 흐르는 전류를 트랜지스터(M8C)에서 흡수하도록 하여 출력전류 구동능력을 상승시킨 상태에서 출력전류 구동능력을 상승시키지 않는 상태로 이동했을 때의 출력단(1b)의 소스 폴로워의 바이어스 전류의 변화를 적게하므로써 트랜지스터(MP6A)의 게이트-소스간 전압변화를 적게하여 트랜지스터(MP6A)의 게이트-소스간 전압변화분의 추종시간을 짧게 할 수도 있다.
제41도는 제34도에 나타낸 회로의 제7구체예를 나타낸 것이다.
이 도면에 나타낸 회로는 제14도에 나타낸 회로의 구체예로서 제시했던 제21도에 나타낸 회로에 있어서, 제2바이어스 회로의 정전류원(i1)을 입력증폭단(1a)의 출력을 이용하여 결정한 예를 나타낸 것이다. 여기서 제2바이어스 회로의 정전류원은 트랜지스터(MNB1)(MNB3)(MNB5)(MNB1)으로 구성되고, 제2바이어스 회로의 정전류원에서 바이어스 전류의 단속스위치는 트랜지스터(MSW1)로 구성된다.
제21도로 설명한 바와 같이 Vin+가 Vin- 보다 어느 정도 전위가 높지 않을 때는 트랜지스터(MPC2), (MNC2)로 구성되는 제어신호 발생수단에서 발생된 제어신호에 의해 트랜지스터(MSW1)은 오프되고 제2바이어스 회로의 바이어스 전류는 단절된다.
Vin+가 Vin- 보다 어느 정도 전위가 높을때는 제어 신호 발생수단에서 발생된 제어신호에 의해 트랜지스터(MSW1)는 온되고 제2바이어스 회로의 바이어스 전류를 제1바이어스 회로의 바이어스 전류(I0)에 가한다. Vin+가 Vin- 보다 전위가 높을 때는, 트랜지스터(M3)에 흐르는 전류는 Vin+와 Vin-가 등전위일때 보다 작고, 트랜지스터(M3)의 드레인 전위는 낮게 되어 트랜지스터(MNB1)에 흐르는 전류도 적게 되고, 따라서 트랜지스터(MPB1)에서 공급되는 전류와 트랜지스터(MNB1)에 흐르는 전류의 차인 트랜지스터(MNB3)에 흐르는 전류는 많게 되고 제2바이어스 회로의 바이어스 전류 결국 트랜지스터(MNB5)에 흐르는 전류는 많게 되도록 동작한다.
이와 같이 트랜지스터(MNB5)에 흐르는 전류의 크기는 입력증폭단(1a)의 출력인 트랜지스터(M3)의 드레인 전위에 의해 결정된다. 출력전류 구동능력을 상승시키고 있는 상태에서 출력전류 구동능력을 상승하지 않는 상태로 이동했을때 출력단(1b)의 소스 폴로워의 바이어스 전류의 변화를 적게 하여 트랜지스터(MP6A)의 게이트-소스간의 전압변화분의 추종시간을 짧게 하기 위해서는 예를들면 Vin+가 Vin-의 전위가 동등하게 되었을때에 트랜지스터(MNB1)에 흐르는 전류를 트랜지스터(MPB1)에서 공급되는 전류와 동등하게 해두면 좋다.
또 제2바이어스 회로의 바이어스 전류의 단속은 제41도중에 점선으로 나타낸 바와 같이 NMOS타입의 트랜지스터를 이용해도 좋다.
제42도는 제28도에 나타낸 실시예에 있어서 제2바이어스 회로를 제32도에 나타낸 실시예와 같이 입력증폭단(1a)의 출력에 의해 바이어스 전류를 결정하도록 한 예를 나타낸 블럭도이다. 제42도에 나타낸 바에 의하면, 제28도에 나타낸 회로의 요소와 제32도에 나타낸 회로의 요소를 모두 구비하고 있기 때문에 보다 저소비 전력화를 실현할 수 있다.
제43도는 제42도에 나타낸 회로의 한 구체예를 나타낸 것이다.
이 도면에서 나타낸 회로는 제28도에 나타낸 회로의 구체예로서 제시했던 제29도에 나타낸 회로에 있어서 제32도에 나타낸 회로와 같이 제2바이어스 회로의 정전류원(i7) 대신에 트랜지스터(M14~M17)로 구성된 입력증폭단(1a)의 출력으로 전류값이 결정되는 전류원을 이용한 예를 나타낸 것이다.
상기 제2바이어스 회로의 전류원은 제32도에 나타낸 회로의 구체예로서 제시했던 제33도에 나타낸 회로에서 설명한 바와 같이 트랜지스터(MPC1)(MPC2)(MNB1~MNB6)으로 구성된다. 따라서 제29도에 나타낸 회로의 요소와 제33도에 나타낸 회로의 요소를 모두 구비하고 있기 때문에 보다 저소비 전력화를 실현할 수 있다.
제44도는 본 발명에 따른 입출력간의 전위차 검출에 의해 출력 구동능력을 제어하도록 한 버퍼회로의 블럭도이다.
이 도면에 나타낸 버퍼회로는 입력신호로서 비주기적으로 레벨이 변동하는 것을 대상으로 하고 있고 증폭회로(12)와 전위차 검출회로(13)를 가지고 있다. 상기 전위차 검출회로(13)는 증폭회로(12)의 입출력간의 전위차를 검출하여 그 검출신호를 증폭회로(12)에 인가한다.
상기 전위차 검출신호는 입력신호 전위가 출력신호 전위보다 크게 될때 증폭회로(12)가 입력신호 전위에 따라서 출력신호 전위를 크게 하는 쪽으로 출력전류 구동능력을 크게 하도록 작용하고, 역으로 입력신호 전위가 출력신호 전위보다 작게 되면 증폭회로(12)가 입력신호 전위에 따라 출력신호 전위를 적게 하는 쪽으로 출력전류 구동능력을 크게 하도록 작용한다. 이와 같이 하므로써 입출력간의 전위차가 검출됐을때만 출력전류 구동능력을 증가시키고 입출력간의 전위차 검출이 없을 때에는 출력전류 구동능력을 적게하기 때문에 저소비전력으로 고 슬루레이트를 실현할 수 있다.
이와 같이 본 실시예의 버퍼회로에 의하면 입력신호의 레벨 변동시에만 동작전류를 크게 하는 수단으로서 입출력간의 전위차가 한계값을 넘으면 온되어 그 동작전류를 증폭회로(12)의 출력전류에 가하거나 또는 증폭회로(12)의 전류 구동능력을 결정하는 바이어스 전류에 가한다고 하는 간단한 입출력간의 전위차 검출회로를 설치한 것이기 때문에 대폭적인 소자수의 증가나 회로규모의 대형화를 초래하지 않으므로 IC화에 유리하게 된다.
제45도는 제44도에 나타낸 전위차 검출회로의 구체적 구성을 나타낸 것이다.
제45도에 나타낸 전위차 검출회로는 트랜지스터(M75)(M76)로 이루어진다. 상기 트랜지스터(M75)는 N채널 FET로, 트랜지스터(M76)는 P채널 FET로 이루어지고, 양 트랜지스터(M75)(M76)의 게이트는 증폭회로(12)의 입력단에 접속되고 상기 양 트랜지스터의 소스는 증폭회로(12)의 출력단에 접속된다.
이에 따라 트랜지스터(M75)는 입력단자의 전위가 출력단자의 전위보다 상승하고, 그 전위차가 트랜지스터(M75)는 입력단자의 전위가 출력단자의 전위보다 상승하고 그 전위차가 트랜지스터(M75)의 게이트-소스간 임계값을 넘으면 온되고 각각이 온될때 각 트랜지스터(M75)(M76)에서 전위차에 따른 전류(I75)(I76)를 얻을 수 있게 된다.
즉, 입력단의 전위가 출력단의 전위보다 상승하고, 이것이 트랜지스터(M75)에 의해 검출되면 상기 트랜지스터(M75)에서의 전류(Im75)가 증폭회로(12)의 출력전류에 가해지고 출력전류 구동능력이 증가된다. 또 입력단의 전위가 출력단의 전위보다도 내려갔을 경우도 이것이 트랜지스터(M76)에 의해 검출되면 상기 트랜지스터(M76)에서의 전류(Im76)가 증폭회로(12)의 출력전류에 가해지고 출력전류 구동능력이 증가된다.
이와 같이 입출력간의 전위차가 트랜지스터(M75)(M76)에 의해 검출되고, 그 검출시에만 출력전류 구동능력이 크게 되도록 되어 있기 때문에 저 소비전력으로 고 슬루레이트 특성을 얻을 수 있다.
제46도는 상기 슬루레이트 특성을 나타낸 것으로, 상기 도면에 있어서, ①은 입력신호, ②는 전위차 검출에 따른 출력 구동능력의 제어가 이루어지지 않은 증폭회로(12)만 일때의 출력신호, ③은 본 실시예에 따른 제어를 행하였을때의 출력신호이다.
상기 도면에서 ①로 나타낸 바와 같이 입력신호의 레벨이 상승하고 그 결과, 입출력간의 전압(Vio)이 트랜지스터(M75)의 임계전압(Vth1)을 넘는 기간은 전류(Im75)의 작용에 의해 ③의 경사가 ②의 경사보다도 급격한 경사로 되고, 전압(Vio)이 임계전압(Vth1) 이하로 되면 ③의 경사가 ②의 경사와 같게 된다. 마찬가지로 입력신호의 레벨이 하강하여 그 결과 입출력간의 전압(Vio)이 트랜지스터(M76)이 임계전압(Vth2)를 넘는 기간은 전류(Im75)의 작용에 의해 ③의 경사가 ②의 경사보다도 급격한 경사로 되고, 전압(Vio)이 임계전압(Vth2) 이하로 되면 ③의 경사가 ②의 경사가 같게 된다.
제47도는 제45도에 나타낸 회로의 한 구체예를 나타낸 것이다.
이 도면에 있어서 트랜지스터(M77~M84)는 증폭회로(12)에 대응하며 1단 연산증폭기를 이용한 전압폴로워(voltage follower)를 구성한다. 트랜지스터(M77)(M78)는 P채널 FET로서 트랜지스터(M77)의 게이트는 출력단에, 트랜지스터(M78)의 게이트는 입력단에 각각 접속되어 있다. 트랜지스터(M75)(M76)는 게이트가 공통으로 입력단자, 즉 트랜지스터(M8)의 게이트에 접속되고, 소스는 공통으로 출력단에 접속되어 입출력간의 전위차를 게이트-소스간 전압으로서 검출하도록 이루어져 있다.
이상과 같이 구성된 본 실시예의 회로에 의하면 우선 입출력간 전위차가 ＂0＂일 때에는 트랜지스터(M75)(M76)는 동시에 오프되고 소비전류는 T전류(I15)에서 결정되는 증폭회로(12)의 소비전류만이다. 입력전위가 출력전위보다 높게 되면 입출력간의 전위차가 트랜지스터(M75)의 임계값 레벨을 넘는 동안 트랜지스터(M75)가 온되어 전류(Im75)가 증폭회로(12)의 출력전류에 가해져서 용량성 부하(CL)로 유입되기 때문에 그 만큼의 출력전위 상승이 빨라지게 된다. 입력전위가 출력전위 보다도 낮게 되면 입출력간의 전위차가 트랜지스터(M76)의 임계값 레벨을 넘는 동안 트랜지스터(M76)가 온되어 전류(Im76)가 증폭회로(12)의 출력전류에 가해져서 용량성 부하(CL)의 방전을 촉진하게 되고 그 만큼의 출력전위 하강이 빨라지게 된다.
제48도는 트랜지스터(M75)(M76)에 입력신호를 레벨 시프트하여 인가되도록 된 버퍼회로의 제1구체예를 나타낸 것이다.
즉, 제48도에 나타낸 회로는 제45도에 나타낸 회로에 레벨시프트회로(V1)(V2)를 추가한 것으로, 상기 레벨시프트회로(VI)는 증폭회로(12)의 입력단자와 트랜지스터(M75)의 게이트와의 사이에 그 +측을 이 게이트측으로 하여 직렬로 삽입되고, 레벨시프트회로(V2)는 증폭회로(12)의 입력단자와 트랜지스터(M76)의 게이트와의 사이에 그 -측을 게이트측으로 하여 직렬로 삽입되어 있다. 따라서 트랜지스ㅌ(M75)(M76)에는 입력신호가 각각 V1, V2만큼 시프트되어 인가되고 사실상 트랜지스터(M75)(M76)의 임계전압이 감소된 상태와 동일한 상태를 실현하고 있는 것이 된다.
이에 따라 트랜지스터(M75)(M76)는 입출력간 전압(Vio)이 그 임계전압(Vth1)(Vth2) 이하로 되어도 레벨시프트된 만큼의 긴 기간동안 온되고 제45도의 회로에 비해서 레벨시프트된 기간만큼 여유롭게 출력전류 구동능력이 크게 유지된다.
제49도는 그 특성을 나타낸 것으로, 그 도면중 ④는 본 실시예에 따른 출력신호의 특성이고, 그외 ①~③은 제46도에 대응한다. 곡선 ④를 보면 Vio가 Vth 이하로 되어도 레벨시프트 전압(V1)(V2)에 의해 상승되는 만큼 트랜지스터(M75)(M76)가 계속 온되고 그 동안은 고 슬루레이트가 유지되고 있다.
이와 같은 본 실시예의 버퍼회로에 의하면 입력신호의 전위를 임계값에 가까운 방향으로 입력신호 및 출력신호중 어느 한쪽의 신호전위를 시프트시켜서 전위 검출회로에 인가함으로서 외관상 임계값을 적게하도록 했기 때문에 그만큼 길게 입출력신호 전위가 임계값을 넘게되어 보다 고 슬루레이트를 얻을 수 있게 된다.
제50도는 제46도에 나타낸 회로의 제1구체예를 나타낸 것이다.
이 도면에 나타낸 회로는 제47도에 나타낸 회로에 N채널 FET로 이루어진 트랜지스터(M87)와 P채널 FET로 이루어진 트랜지스터(M88)와 정전류원(i17), (i18)를 부가한 것이다.
트랜지스터(M87)와 정전류(i17)는 제45도에 나타낸 레벨시프트회로(VI)에 대응하고 트랜지스터(M88)와 정전류원(i18)는 레벨시프트회로(V2)에 대응한다.
즉, 트랜지스터(M87)의 게이트의 드레인은 공통으로 정전류원(i17)에 접속되는 동시에 상기 정전류원(i17)에 대해 병렬로 트랜지스터(M75)의 게이트에 접속되고 트랜지스터(M87)의 소스는 입력단자에 접속되어 있다. 이에 따라 입력신호는 트랜지스터(M87)의 게이트-소스 사이를 직렬로 통해서 트랜지스터(M75)의 게이트에 입력되고 입력신호는 상기 트랜지스터(M87)의 게이트-소스간 전압(VGS87)만큼 레벨 업되어 트랜지스터(M75)에 인가되도록 되어 있다.
또한 트랜지스터(M88)의 게이트와 드레인은 공통으로 정정류원(i18)에 접속되는 동시에 상기 정전류원(i18)에 대해서 병렬로 트랜지스터(M76)의 게이트에 접속되고 트랜지스터(M88)의 소스는 입력단에 접속되어 있다. 이에 따라 입력신호는 트랜지스터(M88)의 게이트-소스 사이를 직렬로 통하여 트랜지스터(M76)의 게이트에 입력되고 입력신호는 상기 트랜지스터(M88)의 게이트-소스간 전압(VGS88)만큼 레벨 다운되어 트랜지스터(M76)에 인가되도록 되어 있다.
따라서 트랜지스터(M75)(M76)는 입출력간 전압(Vio)이 그 임계전압(Vth1)(Vth2) 이하로 되어도 레벨시프트되어 있는 전압(VGS87)(VGS8)만큼 더 온상태를 유지하여 고 슬루레이트를 얻을 수 있다.
제51도는 제48도에 나타낸 회로의 제2구체예를 나타낸 것이다.
제51도에 나타낸 회로는 제47도에 나타낸 회로에 N채널 FET로 이루어진 트랜지스터(M88)와 P채널 FET로 이루어진 트랜지스터(M87)와 정전류원(i17)(i18)를 부가한 것이다. 상기 트랜지스터(M87)와 정전류원(i17)(i18)은 제48도에 나타낸 레벨시프트회로(V1)에 대응하고 트랜지스터(M88)와 정전류원(i18)은 레벨시프트회로(V2)에 대응한다.
즉, 트랜지스터(M87)의 드레인은 그라운드(GND)에, 소스는 정전류원(i17)에, 게이트는 입력단에 접속되고, 또 트랜지스터(M75)의 게이트는 트랜지스터(M87)의 소스에 접속되어 있다. 이에 따라 입력신호는 트랜지스터(M87)의 게이트-소스 사이를 직렬로 통하여 트랜지스터(M75)의 게이트에 인가되고, 입력신호는 트랜지스터(M87)의 게이트-소스간 전압(VGS87)만큼 레벨 업되어 트랜지스터(M75)의 게이트에 인가되도록 되어 있다.
또 트랜지스터(M88)의 드레인은 전원단자(VDD)에, 소스는 정전류원(i18)에, 게이트는 입력단에 접속되고 또 트랜지스터(M76)는 트랜지스터(M88)의 소스에 접속되어 있다. 이에 따라 입력신호는 트랜지스터(M88)의 게이트-소스사이를 직렬로 통하여 트랜지스터(M76)의 게이트에 접속되고 입력신호는 트랜지스터(M88)의 게이트-소스간 전압(VGS88)만큼 레벨 다운되어 트랜지스터(M76)에 인가되도록 되어 있다.
따라서 트랜지스터(M75)(M76)는 입출력간 전압(Vio)이 그 임계전압(Vth1)(Vth2) 이하로 되어도 레벨시프트되어 있는 전압(VGS87)(VGS88)만큼 더 온상태를 유지하여 고 슬루레이트를 얻을 수 있다.
제52도는 트랜지스터(M75)(M76)에 입력신호를 레벨시프트하여 인가하도록 한 버퍼회로의 제2구체예를 나타낸 것이다.
제52도에 나타낸 회로는 2개의 정전압원(v3)(v4)를 구비하고, 상기 정전압원은 정전압원(v3)의 한단자와 정전압원(v4)의 +단자를 공통으로 한 직렬회로를 형성하고 있다. 트랜지스터(M75)의 게이트에는 입력신호가 그대로 입력되고, 상기 트랜지스터(M75)의 게이트에는 정전압원(v3)의 +단자가 접속되고 증폭회로(12)의 입력단자에는 상기 정전압원(v3)과 정전압원(v4)의 공통 접속단자에 접속되고 트랜지스터(M76)의 게이트에는 정전압원(v4)의 한 단자가 접속된다.
이와 같은 구성으로 됨으로서 우선 증폭회로(12)의 입력단자에는 입력신호의 전위(Vi)에서 정전압원(v3)의 전압(v3)만큼 레벨다운한 신호가 입력되므로 증폭회로(12)의 출력전위(V0)는 그 (Vi-V3)을 따르게 된다. 이에 대하여 트랜지스터(M75)에는 입력신호의 전위(Vi)가 그대로 인가되기 때문에 트랜지스터(M75)의 게이트-소스간 전압으로서는 V3분량의 레벨시프트가 인가되는 것이 된다.
또 트랜지스터(M76)에는 입력신호의 전위(Vi)에서 정전압원(v3)(v4)의 전압(V3+V4)만큼 레벨다운된 신호가 인가되므로 트랜지스터(M76)의 게이트-소스가 전압으로서는 (Vi-V3)-(Vi-V3-V4)=V4 만큼의 레벨시프트가 인가되는 것이 된다.
제52도에 나타낸 회로에서는 정전류원(v3)의 +측에 입력을 인가하는 구성으로 되어 있지만, 정전류원(v4)의 한 측에 입력을 인가해도 마찬가지의 효과를 얻을 수 있다.
제53도는 제52도의 한 구체예를 나타낸 것이다.
제53도에 나타낸 회로는 제47도에 나타낸 회로에 N채널 FET로 이루어진 트랜지스터(M85)와 P채널 FET로 이루어진 트랜지스터(M86)와 정전류원(i16)이 부가된 것이다.
트랜지스터(M85)는 제52도의 정전압원(v3)에 대응하고 트랜지스터(M86)는 제52도의 정전압원(v4)에 대응한다. 즉, 트랜지스터(M85)의 게이트는 입력단자에 접속되고 그 소소는 증폭회로(12)의 입력단자를 구성하는 트랜지스터(M78)의 게이트에 접속되고 입력신호가 그 전위(Vi)에서 트랜지스터(M85)의 게이트-소스간 전압(VGS85)만큼 레벨 다운된 형태로 트랜지스터(M78)의 게이트에 입력되도록 되어 있다.
트랜지스터(M75)의 게이트는 트랜지스터(M85)의 게이트와 공통으로 입력단자에 접속되어 입력전위(Vi)가 그대로 입력된다. 또 트랜지스터(M85)의 게이트와 드레인은 공통으로 트랜지스터(M76)의 게이트에 접속되고 상기 트랜지스터(M86)의 소스는 트랜지스터(M85)의 소스에 접속되어 입력신호가 트랜지스터(M85)(M86)의 게이트-소스간 전압(VGS85)(VGS86)만큼 레벨 다운된 형태로 트랜지스터(76)의 게이트에 입력도록 되어 있다.
따라서 트랜지스터(M77)의 게이트 전위에 상당하는 출력전위(V0)는 (Vi-VGS85)에 추종하고, 트랜지스터(M75)의 게이트 전위는 Vi로 되어 트랜지스터(M76)의 게이트 전위는 (Vi-VGS85-VGS86)으로 되기 때문에 트랜지스터(M75)의 게이트-소스간 전압으로서는 그 전위(Vi) 보다도 전압(VGS85)만 레벨 업된 상태로 되고 트랜지스터(M76)의 게이트-소스간 전압으로서는 그 전위(Vi) 보다도 전압(VGS86)만큼 레벨다운된 상태로 된다.
제54도는 트랜지스터(M75)(M76)의 제2출력으로서 전류를 이용하도록 한 버퍼회로의 제3구체예를 나타낸 것이다.
즉 가장 기본적인 제44도에 나타낸 회로와 비교했을때 제54도에 나타낸 회로의 경우 트랜지스터(M75)(M76)의 소스전류를 출력으로서 이용하고 있다.
제54도에서는 상기 트랜지스터의 소스전류가 증폭회로(12)의 출력전류에 가산되고 드레인 전류를 증폭회로(12)의 출력전류 구동능력을 결정하는 바이어스 전류에 인가하도록 한 것이다. 이와 같은 구성에 의하면, 증폭회로(12)의 출력전력 구동능력도 입출력간의 전위차에 따라서 크게 하기 때문에 전체로서 출력전류 구동능력을 또한 향상시킬 수 있다.
제55도는 제54도에 나탄낸 회로의 한 구체예를 나타낸 것이다.
트랜지스터(M89~M96)는 이미 알려진 2단 연산증폭기를 전압플로워로 이용한 증폭회로(12)를 구성한다. 트랜지스터(M75)의 드레인이 트렌지스터(M94)의 증폭회로(12)의 출력전류 구동능력을 결정하는 바이어스 전류 입력단자에 접속되고, 트랜지스터(M75)가 온됐을때에 그 드레인 전류가 증폭회로(12)의 출력전류 구동능력을 결정하는 바이어스 전류(I19)에 더해져서 트랜지스터(M94)로 공급되도록 되어 있다.
또 트랜지스터(M91)(981)는 트랜지스터(M971)가 기준전류 입력단자, 트랜지스터(M981)가 출력단자로 되는 커런트 미러회로를 구성하고, 트랜지스터(M76)의 드레인 전류는 상기 트랜지스터(M971)에 기준전류로서 공급되도록 되어 있다. 트랜지스터(MB81)의 드레인은 트랜지스터(M94)의 바이어스 전류 입력단자에 접속되어 트랜지스터(M76)가 온으로 되었을때에 그 드레인 전류(Im76)(=Im981)도 증폭회로(12)의 출력전류 구동능력을 결정하는 바이어스 전류(I19)에 더해져서 트랜지스터(M94)에 공급되도록 되어 있다.
이상과 같이 구성된 회로는 다음과 같이 동작한다. 우선 Vi＞Vo로 전위치(Vio)가 트랜지스터(M75)의 임계값 레벨을 초과할 경우 상기 트랜지스터(M75)는 온되어 그 드레인 전류가 바이어스 전류(I19)에 가해져서 트랜지스터(M94)에 인가되고 그 만큼 증폭회로(12)의 출력전류 구동능력이 증가된다. 물론 트랜지스터(M75)의 소스전류(Im75)도 출력전류에 더해지므로 트랜지스터(M75)의 드레인 전류를 이용하지 않는 제45도의 구성에 비해서 증폭회로(12)의 출력전류 구동능력은 트랜지스터(M75)의 드레인 전류에 의한 분량만큼 증가된다.
다음으로, Vi＜Vo로 입출력 전위차(Vio)가 트랜지스터(M76)의 임계값 레벨을 초과할 경우 이 트랜지스터(M76)가 온되므로 그 드레인 전류가 트랜지스터(M971)(M981)의 커런트 미러회로에 의해 트랜지스터(M981)의 드레인 전류(Im981)로서 바이어스 전류(I19)에 가산되어 트랜지스터(M94)로 공급된다. 물론 트랜지스터(M76)의 소스전류(Im76)도 출력전류에 가해지기 때문에 트랜지스터(M76)의 드레인 전류를 이용하지 않은 제45도의 구성에 비해서 트랜지스터(M76)의 드레인 전류의 분량만큼 출력전류 구동능력이 증대되게 된다.
제56도는 제54도에 나타낸 회로의 제2구체예를 나타낸 것이다.
제56도에 나타낸 회로의 특징은 트랜지스터(M76)의 드레인을 트랜지스터(M89)의 드레인과 공통으로 접속된 것이다.
즉, 제55도에 나타낸 회로에서는 트랜지스터(M76)의 드레인 전류를 트랜지스터(M971)(M981)로 이루어진 커런트 미러회로, 트랜지스터(M94)(M93)로 이루어진 커런트 미러회로를 통하여 트랜지스터(M89)의 드레인에 흐르도록 하고 있다. 그러나, 본 실시예는 트랜지스터(M76)의 드레인 전류를 트랜지스터(M89)의 드레인 직접 더해지도록 한 것이다. 이 경우 트랜지스터(M971)(M981)로 이루어진 커런트 미러회로를 생략할 수 있다.
제57도는 제56도의 회로동작을 나타내고 있는 파형도로서, ⑤는 입력신호파형, ⑥은 증폭회로(12), 부분만의 출력신호 파형, ⑦은 증폭회로(12)에 출력전류 구동능력을 높이는 수단으로 부가했을때의 출력신호 파형을 각각 나타낸 것이다.
제58도는 전위차 검출회로에 입력신호를 레벨시프트하여 인가한 버퍼회로의 제4구체예를 나타낸 것이다.
제58도에 나타낸 회로는 제54도에 나타낸 회로에 제13도에 나타낸 바와 같은 레벨 시프트 수단을 부과한 것으로, 이 회로에 의해서도 제13도에 나타낸 회로와 마찬가지의 효과를 얻을 수 있고 더구나 증폭회로(12)의 구동능력도 레벨 업되어 있는 양만큼 출력전류 구동능력이 더욱 향상되어 있다.
제59도는 제58도에 나타낸 회로의 제1구체예를 나타낸 것이다.
단, 타입으로는 제17도 및 제18도에 나타낸 회로에 속하는 것이다.
즉 제59도에 있어서 우선 트랜지스터(M97)(M98)가 레벨시프트 수단을 구성하고 있다. 트랜지스터(M97)는 N채널 FET로 이루어지고 트랜지스터(M98)는 P채널 FET로 이루어진다. 증폭회로(12)의 입력단자를 구성하는 트랜지스터(M89)의 게이트에는 이 트랜지스터(M97)의 게이트-소스간 전압(VGS97) 만큼 전압 강화된 입력신호가 인가되고 증폭회로(12)의 출력신호 전위(Vo)는 입력신호의 전위(Vi)에서 전압(VGS97)을 뺀 전압(Vi-VGS97)에 따른다. 트랜지스터(M75)에는 입력신호의 전위(Vi)가 그대로 인가되기 때문에 트랜지스터(M75)의 게이트-소스간 전압으로서는 VGS97만큼의 레벨시프트 된다. 또 트랜지스터(M76)에는 입력신호의 전위(Vi)에서 전압(VGS97)가 트랜지스터(M98)의 게이트-소스간 전압(VGS98)을 가한 전압(VGS97-VGS98) 만큼 강하된 전압이 인가된다. 그 때문에 트랜지스터(M76)의 게이트-소스간 전압으로서는 (Vi-VGS97)-(Vi-VGS97-VGS98)=VGS98만큼이 레벨시프트 된다.
제60도는 제58도에 나타낸 회로의 제2구체예를 나타낸 것이다.
제60도에 나타낸 회로는 제56도에 나타낸 회로에서 상승동작 특성을 향상시킨 회로를 나타낸 것이다. 즉, 제56도에 나타낸 회로의 응답특성을 나타낸 제57도를 보면 상승동작 파형이 하강동작 파형과 다르고 상승동작시는 하강 동작시만큼 출력전류 구동능력이 올라간 상태가 길게 계속되지 않는다.
이것은 하강 동작시에 있어서는 트랜지스터(M89) 및 트랜지스터(M76)에서의 전류가 위상 보상용 콘덴서(Cc)에 충전유지되어 트랜지스터(M86)의 게이트 전위가 트랜지스터(M76)가 없는 통상의 경우에 비해 높게 되고 트랜지스터(M76)가 오프되면 상기 콘덴서(Cc)에 걸리는 전압의 시간변환는 느슨하게 되기 때문에 트랜지스터(M96)의 게이트 전위는 트랜지스터(M76)가 없는 통상의 경우보다 높은 전위로 유지되는 시간이 계속되기 때문에 트랜지스터(M76)가 없는 통상의 시간보다 빠르게 내려간다.
이에 비해서 상승 동작시에 있어서는 트랜지스터(M75)의 드레인 전류와 바이어스 전류(I20)가 가산된 것이 트랜지스터(M93)(M90)(M91)를 거쳐서 위상보상을 콘덴서(Cc)에서 트랜지스터(M91)의 드레인으로 흐르고 트랜지스터(M96)의 게이트 전위는 즉시 그라운드 전위로 되기 때문에 출력전위의 변화는 콘덴서(Cc)에 관한 전압의 변화만 동일하고 트랜지스터(M75)가 오프되어 콘덴서(Cc)에서 트랜지스터(M91)의 드레인으로 흐르는 전류는 감소하고 그것이 그대로 전력전위의 상승동작 시간 변위로서 나타내게 된다.
그리고 제60도에 나타낸 회로는 제59도에 트랜지스터(M99) 및 콘덴서(C1)를 도면에 나타낸 바와 같이 부가한 것이다. 즉, 트랜지스터(M99)는 P채널 FET로서 트랜지스터(M94)의 게이트와 트랜지스터(M93)(M95)의 게이트 사이에 삽입되고 그 게이트는 그라운드에 접속된다. 이에 따라 트랜지스터(M99)는 온저항을 구성하게 된다. 콘덴서(C1)는 트랜지스터(M99)와 병렬로 접속되고 트랜지스터(M99)와 함께 시정수회로를 형성한다.
이와 같은 구성에 의해 트랜지스터(M75)에서의 드레인 전류에 의해 결정되는 트랜지스터(M93)(M95)의 게이트 전위가 트랜지스터(M99)의 저항값으로 결정되는 시간만큼 콘덴서(C1)에서 유지되고 트랜지스터(M75)가 오프되어도 트랜지스터(M95), (M93)의 게이트-소스가 전압이 그만큼 크게 유지되고 제61도에서의 ⑧에 나타낸 바와 같이 상승동작 특성을 하강시와 같이 향상시킬 수 있다.
제62도는 증폭회로(12)로서, 제63도에 나타낸 기존의 푸쉬풀 구성의 연산증폭기를 이용했을때의 실시예를 나타낸 것이다.
제63도에 있어서, 트랜지스터(MA0-MA9)가 그 연산증폭기를 구성하고 그중 트랜지스터(MA0-MA3)는 제1증폭단을 트랜지스터(MA4-MA7)는 제2증폭단을 트랜지스터(MA8)(MA9)는 출력 구동소자로서 푸쉬풀 출력단을 각각 구성하고 있다. 정전류원(i28)은 제1증폭단을 바이어스하고 정전류원(i26)는 제2증폭단을 바이어스한다.
이와같은 구성에 의하면, 입출력의 전위관계가 VI＞Vo일때에는 제1증폭단에서는 트랜지스터(MA1)가 온, 트랜지스터(MA0)가 오프되고 제2증폭단에 있어서는 트랜지스터(MA45)가 온, 트랜지스터(M46)가 오프된다.
따라서 트랜지스터(MBI)에서의 정류(ImB1)는 트랜지스터(MA1)축으로 흘러서 트랜지스터(M49)의 게이트 전위는 내려가므로 오프된다.
트랜지스터(MB3)에서의 전류(ImB3)는 트랜지스터(MA5)로 흐르고 트랜지스터(M48)의 게이트 전위가 내려가므로 결국 트랜지스터(M48)의 게이트-소스 전압이 크게 되어 온된다. 따라서 트랜지스터(MA8)에서의 전류가 용량성부하(CL)에 흘러들어 출력전위가 상승한다.
다음으로, 입출력의 전위관계가 Vi/＜Vo일때에는 제1증폭단에 있어서는 트랜지스터(MA0)가 온, 트랜지스터(MA1)가 오프되고 제2증폭단에 있어서는 트랜지스터(MA4)가 온, 트랜지스터(MA5)가 오프된다. 따라서 트랜지스터(MB1)에서의 전류(ImB1)는 트랜지스터(MA6)로 흘러서 트랜지스터(MA8)가 오프되고, 트랜지스터(MA9)에 흐르는 전류가 용량성부하(CL)의 방전을 촉진하기 위해서 출력전위가 하강한다.
그리고 제62도에서의 트랜지스터(MB0)(MB1) 및 정전류원(i22)는 그 제1증폭단으로의 바이어스 회로, 트랜지스터(MB2)(B3) 및 정전류원(i23)는 제2증폭단으로의 바이어스 회로이다. 또 트랜지스터(MB4-MB7)는 입출력간 전위차를 검출하는 수단을 구비하고 있다.
입출력의 전위관계가 Vi＞Vo일때에 입출력간 전위차(Vio)가 트랜지스터(MB4)(MB5)의 임계값을 초과할 경우에는 양 트랜지스터(MB4)(B5)가 모두 온되고 그 양 소스 전류를 출력전류에 더하기 때문에 출력전류 구동능력이 높아진다. 또한, 이때 트랜지스터(MB5)의 드레인 전류가 콘덴서(C2)로 흐르고 트랜지스터(MA8)의 게이트-소스간 전압(VGSA8)이 높게 되어 출력전류 구동능력이 높아진다. 또 트랜지스터(MB4)의 드레인 전류는 제1증폭단의 바이어스 전류에 가산되어 트랜지스터(MA9)의 게이트 전위를 빠르게 내리고 트랜지스터(MA9)를 빠르게 오프시켜서 트랜지스터(MA8)에서 트랜지스터(MA9)로 헛된 이동전류가 흐르는 시간을 짧게한다.
다음으로, 입출력의 전위관계가 Vi＜Vodlf때에 입출력간 전위차(Vio)가 트랜지스터(MB6)(MB7)의 임계값을 초과할 경우에는 양 트랜지스터(MB6)(MB7)가 온되고 그 양 소스전류가 출력전류에 더해지기 때문에 출력전류 구동능력이 높게된다. 또한 이때 트랜지스터(MB7)의 드레인 전류가 콘덴서(Cc)로 흐르고 트랜지스터(MA9)의 게이트-소스간 전압(VGSA8)이 높아져 출력전류 구동능력이 증대된다. 또 트랜지스터(MB6)의 드레인 전류는 제2증폭단의 바이어스 전류에 가산되어 트랜지스터(M8)의 게이트 전압을 빠르게 내리고 트랜지스터(MA8)을 빠르게 오프시켜서 트랜지스터(MA8)에서 트랜지스터(MA9)로 헛된 이동전류가 흐르는 시간을 짧게 한다.
이상, 본 발명의 실시예로서 PET를 이용하여 구성된 것을 설명해 왔지만 본 발명은 제64도~제67도에 나타낸 바와 같이 전류제어 바이폴라 트랜지스터에 의해 구성할 수도 있다.
제64도에 나타낸 회로는 FET에 의한 제11도에 나타낸 회로의 기능과 같은 것이다.
즉 트랜지스터(Tr1)는 npn형 트랜지스터로 이루어지고 그 베이스가 증폭회로(12)의 입력단자에 접속되고 에미터는 상기 증폭회로(12)의 출력단자에 접속된다. 트랜지스터(Tr2)는 pnp형 트랜지스터로 이루어지고 그 베이스는 증폭회로(12)의 입력단자에 접속되고 에미터는 상기 증폭회로(12)의 출력단자에 접속된다.
이와 같은 구성에 의하면 입력전위가 출력전위 보다도 높게 되고 입출력 전위차가 트랜지스터(Tr1)의 베이스-에미터간 전위(통상 0.6v~0.7V 정도)를 초과하면 이 트랜지스터(Tr1)가 온되어 그 에미터전류가 출력전류에 가산되어 출력전류 구동능력이 상승한다.
한편 입력전위가 출력전위보다도 낮게 되어 입출력 전위차가 트랜지스터(Tr2)의 베이스-에미터간 전압(통상 0.6V~0.7V정도)을 초과하면 이 트랜지스터(Tr2)가 온되고 그 에미터전류가 출력전류에 가산되어 출력전류 구동능력이 올라가게 된다.
제65도에 나타낸 회로는 제14도에 나타낸 회로에 대응하는 것으로, 트랜지스터(Tr1)의 베이스와 증폭회로(12)의 입력단자의 사이에 정전압원(v1)이 삽입되고 트랜지스터(Tr2)의 베이스와 증폭회로(12)의 입력단자와의 사이에 정전압원(v2)이 삽입된다.
제66도에 나타낸 회로는 제58도에 나타낸 회로에 대응하고, 트랜지스터(Tr1)(Tr2)의 컬렉터 전류가 증폭회로(12)에 대한 제어전류로서 공급되고 있다. 트랜지스터(Tr1)의 컬렉터 전류는 입력전위가 출력전위보다 올라갔을때에 증폭회로(12)의 구동능력을 상승시키도록 작용하고 트랜지스터(Tr2)의 컬렉터 전류는 입력전위가 출력전위보다도 내려갔을때 증폭회로(12)의 구동능력을 상승시키도록 작용한다.
제67도에 나타낸 회로는 제58도에 나타낸 회로에 대응한다.
즉, 제66도에 나타낸 회로에서 트랜지스터(Tr1)의 베이스와 증폭회로(12)의 입력단자의 사이에 정전압원(v1)이 삽입되고 트랜지스터(Tr2)의 베이스와 증폭회로(12)의 입력단자의 사이에 정전압원(v2)이 삽입된 것이다.
이상 설명한 바와 같이 청구범위 제1항~제6항에 기재된 본 발명의 버퍼회로에 의하면, 정전류를 동작전류로 부여할지 아닐지에 따라 증폭회로 수단의 구동능력을 제어하고 있기 때문에 바이어스 전류를 종래방식에서의 초기값보다 적게할 수 있고 순시전류를 적게 할 수 있기 때문에 동작의 신뢰성을 향상시키고 IC화에 유리하게 된다.
그리고, 청구범위 제10항에 기재된 본 발명의 버퍼회로에 의하면 입력신호의 전위를 임계값에 가까운 방향으로 입력신호 및 출력신호중 어느 한쪽 신호의 전위를 시프트시켜서 전위치 검출회로 수단에 부여하므로서 외관상 임계값을 적어지도록 했기 때문에 그 만큼 길게 입력신호 전위치가 임계값을 초과하게 되어 보다 고 슬루레이트를 얻을 수 있게 된다.

Claims (12)

  1. 입력증폭단과 출력단으로 구성되고 바이어스 전류에 의해 출력전류 구동능력을 제어하는 증폭회로 수단과, 상기 증폭회로수단에 의해 향상 일정한 바이어스 전류를 공급하는 제1바이어스 수단과, 상기 증폭회로 수단에 대해 제어신호에 따라 단속적으로 일정한 바이어스 전류를 상기 제1바이어스 수단과 병렬로 공급하는 제2바이어스 수단을 수단을 구비한 것을 특징으로 하는 버퍼회로.
  2. 입력증폭단과 병렬설치된 복수의 제1 내지 제n(n은 2이상) 출력 구동소자로 구성되고 동시에 상기 제1출력 구동소자는 상기 입력증폭단에 의해 항상 구동되고 또 상기 제2 내지 제n출력 구동소자를 상기 입력증폭단에 의해 단속적으로 구동되도록 형성된 증폭회로 수단과, 상기 증폭회로 수단에 대해 소정의 바이어스를 공급하는 제1바이어스 수단과, 제어신호에 의해 상기 제2 내지 제n출력 구동소자를 단속적으로 제어하므로써 상기 제2 내지 제n출력 구동소자를 동작시키는 출력 구동소자 제어수단을 구비한 것을 특징으로 하는 버퍼회로.
  3. 제1항에 있어서, 상기 제어신호가 주기적으로 변화하는 입력신호에 동기되어 있는 것을 특징으로 하는 버퍼회로.
  4. 제1항에 있어서, 상기 제어신호가 입력증폭단의 출력을 입력으로 하는 제어신호 발생수단에 의해 발생되는 것을 특징으로 하는 버퍼회로.
  5. 제1항에 있어서, 상기 제1바이어스 수단에 의해 공급되는 바이어스 전류와 상기 제2바이어스 수단에 의해 공급되는 바이어스 전류중 제2바이어스 수단에 의해 공급되는 바이어스 전류가 상기 입력증폭단의 출력에 의해 제어되는 것을 특징으로 하는 버퍼회로.
  6. 제1항에 있어서, 상기 입력증폭단이 차동 증폭회로로 구성된 것을 특징으로 하는 버퍼회로.
  7. 입력신호의 레벨변동에 추종하는 신호를 출력하는 증폭회로 수단과, 상기 입력신호와 상기출력신호간의 전위차가 임계값을 초과했는가를 검출하여 상기 전위차가 임계값을 초과했을때 온되어 상기 증폭회로수단의 출력전류에 동작전류를 부가하는 정위차 검출회로 수단을 구비한 것을 특징으로 하는 버퍼회로.
  8. 제7항에 있어서, 상기 전위차 검출회로 수단이 전계효과 트랜지스터로 구성되고, 상기 트랜지스터의 게이트로 상기 입력신호를 받고, 소스로 상기 출력신호를 받아서 입력신호와 출력신호간의 전위치가 상기 게이트-소스 간의 임계값을 초과했을때 온되어 소스전류 및 드레인전류중 하나를 상기 증폭회로 수단의 출력전류에 부가하는 것을 특징으로 하는 버퍼회로.
  9. 제7항에 있어서, 상기 전위차 검출회로 수단이 바이폴라 트랜지스터로 구성되고, 상기 트랜지스터의 베이스로 상기 입력신호를 받고, 에미터로 상기 출력신호를 받아서 상기 입력신호와 출력신호간의 전위차가 상기 베이스-에미터간의 임계값을 초과했을때 온되어 상기 에미터전류 및 컬렉터전류중 하나를 상기 증폭회로 수단의 출력전류에 부가하는 것을 특징으로 하는 버퍼회로.
  10. 제7항 내지 제9항중 어느 한항에 있어서, 상기 입력신호의 전위를 임계값에 접근시키도록 상기 입력신호 및 출력신호중 어느 한쪽의 전위를 시프트시켜서 상기 전위차 검출회로 수단에 부가하는 레벨시프트 수단을 구비한 것을 특징으로 하는 버퍼회로.
  11. 제2항에 있어서, 상기 제어신호가 주기적으로 변화하는 입력신호에 동기되어 있는 것을 특징으로 하는 버퍼회로.
  12. 제2항에 있어서, 상기 제어신호가 입력증폭단의 출력을 입력으로 하는 제어신호 발생수단에 의해 발생되는 것을 특징으로 하는 버퍼회로.
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