KR940015820A - 응용 주문형 집적회로인 에러정정코드 메모리 제어기 - Google Patents
응용 주문형 집적회로인 에러정정코드 메모리 제어기 Download PDFInfo
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Abstract
적어도 하나의 랜덤 액세스 메모리(RAM) 모듈과 결합된 적어도 하나의 프로세서로 구성된 컴퓨터 시스템이 개시되어 있다.
프로세서 버스는 프로세서를 메모리 제어기(EMC)와 결합시킨다.
메모리 버스는 메로리 제어기를 메모리 모듈과 결합시킨다.
그러므로, 메모리 제어기를 프로세서와 메모리 모듈 사이에 결합된다. 메모리 제어기는 메모리 모듈에 대한 액세스를 프로세서에 의해서 제어한다. 응용 주문형 집적회로(ASIC)인 EMC를 사용함으로써 EMC는 프로세어의 총 부하를 경감시킴으로써 프로세서와 메모리 버스의 활용을 최대로 하는 기능성을 포함하도록 만들어진다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 메모리 제어기를 갖춘 컴퓨터 시스템을 나타내며, 제2도는 본 발명의 메모리 제어기를 나타내는 하이레벨 블록도, 제3a도는 본 발명의 메모리 제어기를 나타내는 상세 블록도, 제3b도는 제3a도는 상세 블록도내에서 데이타 및 신호의 흐름을 설명하며, 제3c도는 제3a도의 상세 블록도에서 입력과 출력 데이타 및 제어신호를 설명한다.
Claims (36)
- 제1과 제2버스 및 상기 제1과 제2버스 사이에 결합된 메모리 제어기로 구성되며, 적어도 하나의 마스터 장치가 상기 제1버스와 결합되고 적어도 하나의 메모리 장치가 상기 제2버스와 결합되는 컴퓨터 시스템에 있어서, 적어도 하나의 데이타 저장 메모리 위치로 구성되며, 데이타 큐 이용가능상태와 데이타 큐 풀 상태를 가지고 있어 그 결과 상기 데이타 큐 이용가능상태에 있을 때는 적어도 하나의 데이타를 받아들일 수 있으며 또한 상기 데이타 큐 풀상태에 있을 때는 데이타를 받아들일 수 없게 되는 데이타 큐; 적어도 하나의 어드레스 저장 메모리 위치로 구성되며, 어드레스 큐 이용가능 상태와 어드레스 큐 풀 상태를 가지고 있어 그 결과 상기 어드레스 큐 이용가능상태에 있을 때는 적어도 하나의 어드레스를 받아들 일 수 있으며 또한 상기 어드레스 큐 풀 상태에 있을 때는 어드레스를 받아들일 수 없게 되는 어드레스 큐; 및 상기 데이타 및 어드레스 큐를 제어하며, 상기 데이타 및 어드레스 큐와 결합되고, 더욱이 상기 제1버스 및 제2버스와 결합되어 그 결과 상기 제1마스터 장치가 상기 제1메모리 장치의 제1어드레스로 제1데이타의 기록동작을 수행하게할 상기 메모리 제어기에 신호를 낼 때는 상기 데이타 및 어드레스 큐의 상태를 확인하게 되는 큐 제어수단으로 구성되며, 만약 상기 어드레스 큐가 상기 어드레스 큐 풀 상태에 있거나 또는 상기 데이타 큐가 상기 데이타 큐 풀 상태에 있다면, 상기 큐 제어수단은 상기 기록 동작을 연기하기 위해 상기 제1마스터 장치에 신호를 내며, 만약 상기 어드레스 큐가 상기 어드레스 큐 이용가능상태에 있거나 또는 상기 데이타 큐가 상기 데이타 큐 이용가능상태에 있다면, 상기 큐 제어수단은 상기 제1데이타를 상기 데이타 큐에 전송하기 위해 또한 상기 제1어드레스를 상기 어드레스 큐에 제공하기 위해 상기 제1마스터 장치에 신호를 내고, 상기 큐 제어수단이 확인할 때 상기 제1메모리 장치는 상기 제1어드레스에서 상기 제1데이타를 받아들일 수 있고 상기 큐 제어수단은 상기 데이타 큐에 저장된 상기 제1데이타가 상기 제1메모리 장치의 상기 제1어드레스에 기록되게 하는 것을 특징으로 하는 메모리 제어기.
- 제1과 제2버스 및 상기 제1과 제2버스 사이에 결합된 메모리 제어기로 구성되며, 적어도 하나의 마스터 장치가 상기 제1버스와 결합되고 적어도 하나의 메모리 장치가 상기 제2버스와 결합되며, 상기 메모리 장치가 한 세트의 리플레쉬 타입의 리플레쉬 타입을 갖게하는 컴퓨터 시스템에 있어서, 상기 제2버스에 결합된 상기 각각의 적어도 하나의 메모리 장치의 리플레쉬 타입을 가리키는 수단; 복수의 리플레쉬 모드를 가지며, 리플레쉬 동작을 수행 하는 수단; 및 리플레쉬 동작을 수행하는 상기 수단을 제어하며, 리플레쉬 동작을 수행하는 상기 수단과 상기 각각의 적어도 하나의 메모리 장치의 리플레쉬 타입을 가리키는 상기 수단 사이에 결합되어 제어하며, 상기 각각의 적어도 하나의 메모리 장치의 리플레쉬 타입을 가리키는 상기 수단에 의해 지정된 상기 각각의 적어도 하나의 메모리 장치의 리플레쉬 타입에 의존하는 상기 리플레쉬 모드중 하나의 리플레쉬 동작을 수행하는 상기 수단에 놓여져 제어하는 수단으로 구성되는 것을 특징으로 하는 메모리 제어기.
- 제1과 제2버스 및 상기 제1과 제2버스 사이에 결합된 메모리 제어기로 구성되며, 적어도 하나의 마스터 장치가 상기 제1버스와 결합되며 적어도 하나의 메모리 장치가 상기 제2버스와 결합되고, 상기 메모리 장치가 비디오 및 비디오 데이타 타입으로 구성되는 한 세트의 데이타 타입의 데이타 타입을 갖게 되는 컴퓨터 시스템에 있어서, 상기 제2버스와 결합된 상기 각각의 메모리 장치의 데이타 타입을 가리키는 수단; 특정 마스터 장치가 상기 각각의 메모리 장치의 특정 메모리 장치를 액세스 한다는 것을 나타낼 때 상기 적어도 하나의 마스터 장치의 특정 마스터 장치에 의해서 상기 각각의 메모리 장치의 액세스를 제어하며, 복수의 액세스 모드를 갖는 액세스 제어수단; 및 상기 액세스 제어수단을 제어하며, 상기 액세스 제어수단과 상기 각각의 메모리 장치의 데이타 타입을 가리키는 상기 수단 사이에 결합되어 제어하며, 상기 각각의 메모리 장치의 데이타 타입을 가리키는 상기 수단에 의해서 지정되어 액세스되는 상기 특정 메모리 장치의 데이타 타입에 의존하는 상기 액세스 모드중 하나에 상기 액세스 제어수단을 두어 제어하는 수단으로 구성되는 것을 특징으로 하는 메모리 제어기.
- 제3항에 있어서, 상기 특정 마스터 장치에 의한 각각의 액세스는 대응 액세스 타입을 가지며 상기 각각의 액세스 타입은 상기 데이타 타입의 특정 데이타 타입에 대해 적합하거나 또는 부적합하며, 상기 제1버스와 결합하고 상기 각각의 메모리 장치의 데이타 타입을 가리키는 상기 수단과 결합하며, 만약 상기 특정 마스터 장치에 의해서 지정된 상기 액세스의 액세스 타입이 상기 각각의 메모리 장치의 데이타 타입을 가리키는 상기 수단에 의해서 지정된 상기 특정의 메모리 장치의 데이타 타입에 대해 적합하지 않는다면 슬롯 에러를 가라키는 슬롯 에러검출수단으로 더욱 구성되는 것을 특징으로 하는 메모리 제어기.
- 제3항에 있어서, 액세스될 상기 특정 메모리 장치는 복수의 메모리 로우로 구성되며, 상기 특정 마스터 장치에 의한 각각의 액세스는 기록동작인 제1액세스 타입으로 구성되는 대응 액세스 타입을 가지며, 상기 기록동작은 로우 어드레스 스트로브 페이즈를 가지며, 상기 액세스 제어수단과 결합되고 상기 기록동작동안 제1의 상기 메모리 로우로 부터 제2의 상기 메모리 로우까지의 전이를 검출하는 로우 전이 검출수단; 및 상기 액세스 제어수단과 상기 로우 전이 검출수단에 결합되고 만약 상기 로우 전이 검출수단이 상기 로우 전이를 검출못한다면 상기 기록 동작동안 상기 로우 어드레스 스트로브를 억제하는 로우 어드레스 스트로브 억제수단으로 더욱 구성되는 것을 특징으로 하는 메모리 제어기.
- 제1과 제2버스 및 상기 제1과 제2버스 사이에 결합된 메모리 제어기로 구성되며, 적어도 하나의 마스터 장치가 상기 제1버스와 결합되며 적어도 하나의 메모리 장치가 상기 제2버스와 결합되는 컴퓨터 시스템에 있어서, 상기 제1마스터 장치로부터 상기 제1버스를 통해 제1포맷의 액세스 명령, 어드레스 및 데이타를 수신하며, 상기 제1버스를 통해 상기 제1포맷의 상기 데이타를 상기 마스터 장치에 보내는 제1버스 인터페이스 수단; 상기 제2버스를 통해 제2포맷의 데이타를 상기 메모리 장치에 보내며, 상기 제1메모리 장치로 부터 상기 제2버스를 통해 상기 제2 포맷의 상기 데이타를 수신하는 제2버스 인터페이스 수단; 및 상기 제1 및 제2버스 인터페이스 수단 사이에 결합되고, 상기 제1포맷의 상기 데이타를 상기 제2포맷의 상기 데이타로 변환하며, 상기 제2포맷의 상기 데이타를 상기 제1포맷의 상기 데이타로 번역하는 데이타 포맷 번역수단으로 구성되는 것을 특징으로 하는 메모리 제어기.
- 제6항에 있어서, 상기 제1포맷의 상기 데이타의 각 데이타는 상기 제2포맷의 상기 데이타의 각 데이타와 크기가 같으며, 상기 제1포맷의 상기 데이타의 상기 각 데이타는 제1부 및 제2부로 구성되며, 상기 제2포맷의 상기 데이타의 상기 각 데이타는 제3부 및 상기 제2부로 구성되며, 상기 번역수단은 상기 제1포맷의 상기 데이타를 상기 제2포맷의 상기 데이타로 변환할 때 상기 제1부를 상기 제3부로 치환하며, 상기 번역수단은 상기 제2포맷의 상기 데이타를 상기 제1포맷의 상기 데이타로 변환할 때 상기 제2포맷의 상기 데이타를 남겨두는 것을 특징으로 하는 메모리 제어기.
- 제6항에 있어서, 상기 제1부의 상기 데이타는 제1부로 구성되고, 상기 제2포맷의 상기 데이타는 제2부 및 제3부로 구성되며, 상기 번역수단은 상기 제1포맷의 상기 데이타를 상기 제2 포맷의 상기 데이타로 변환할 때 상기 제2부를 상기 제1부로 치환하며 상기 제2 포맷의 상기 데이타를 상기 제1포맷의 상기 데이타로 변환할 때 상기 제3부를 제거하는 것을 특징으로 하는 메모리 제어기.
- 제8항에 있어서, 상기 제3부는 상기 제1포맷에서 제2포맷으로 변환을 위해 상기 메모리 장치에 의해서 상기 제2버스를 통해 제공되는 것을 특징으로 하는 메모리 제어기.
- 제8항에 있어서, 에러검출값을 발생시키며, 상기 번역수단과 결합되어 발생시키는 장치로 더욱 구성되며, 상기 제1포맷에서 상기 제2포맷으로 변환할 때 상기 제3부는 상기 제1부를 사용하여 발생시키는 상기 장치에 의해서 발생된 제1에러검출값인 것을 특징으로 하는 메모리 제어기.
- 제10항에 있어서, 상기 번역수단과 결합되어 발생시키는 상기 장치와 결합된 에러검출수단으로 더욱 구성되며, 상기 제2포맷의 상기 데이타를 상기 제1포맷의 상기 데이타로 변환할 때 제2 에러검출값은 상기 제1로부터 발생되며 상기 제2에러검출값은 상기 제1포맷의 상기 데이타에서 에러를 검출하기 위해 상기 에러검출수단에 의해서 상기 제3부와 비교되는 것을 특징으로 하는 메모리 제어기.
- 제8항에 있어서, 상기 번역수단과 결합하는 레지스터로 더욱 구성되며, 상기 제3부는 상기 제1포맷에서 제2포맷으로 변환을 위해 상기 레지스터에 의해서 사이기 번역수단에 제공되는 것을 특징으로 하는 메모리 제어기.
- 제12항에 있어서, 상기 제3부는 상기 제2포맷의 상기 데이타를 상기 제1포맷의 상기 데이타로 변환할 때 상기 번역수단에 의해서 상기 레지스터에 저장되는 것을 특징으로 하는 메모리 제어기.
- 제1과 제2버스 및 상기 제1과 제2버스 사이에 결합된 메모리 제어기로 구성되며, 적어도 하나의 마스터 장치가 상기 제1버스와 결합되고 적어도 하나의 메모리 장치는 상기 제2버스와 결합되며, 상기 메모리 장치는 한 세트의 리플레쉬 타입의 리플레쉬 타입을 가지며, 상기 각각의 메모리 장치는 비디오 및 비-비디오 데이타 타입으로 구성된 한세트의 데이타 타입의 데이타 타입을 갖게되는 컴퓨터 시스템에 있어서, 상기 제2버스와 결합된 각각의 상기 적어도 하나의 메모리 장치의 리플레쉬 타입을 가리키는 수단; 복수의 리플레쉬 모드를 가지며 리플레쉬 동작을 수행 하는 수단; 리플레쉬 동작을 수행하는 상기 수단을 제어하며, 리플레쉬 동작을 수행하는 상기 수단과 각각의 상기 적어도 하나의 메모리 장치의 리플레쉬 타입을 가리키는 상기 수단 사이에 결합되어 제어하며, 각각의 상기 적어도 하나의 메모리 장치의 리플레쉬 타입을 가리키는 상기 수단에 의해 지정된 각각의 상기 적어도 하나의 메모리 장치의 리플레쉬 타입에 의존하는 상기 리플레쉬 모드중 하나로 리플레쉬 동작을 수행하는 상기 수단에 놓여져 있는 리플레쉬 동작을 수행하는 상기 수단을 제어하는 수단; 상기 제2버스와 결합된 각각의 상기 메모리 장치의 데이타 타입을 가리키는 수단; 상기 특정 마스터 장치가 각각의 상기 메모리 장치의 특정 메모리 장치를 액세스할 것이라고 가리킬 때 상기 각각의 하나의 마스터 장치의 특정 마스터 장치에 의해서 각각의 상기 메모리 장치에 대한 액세스를 제어하며, 복수의 액세스 모드를 갖는 액세스 제어수단; 상기 액세스 제어수단을 제어하며, 상기 액세스 제어수단과 각각의 상기 메모리 장치의 데이타 타입을 가리키는 상기 수단 사이에 결합된 상개 액세스 제어수단을 제어하며, 각각의 상기 메모리 장치의 데이타 타입을 가리키는 상기 수단에 의해서 지정되어 액세스된 상기 특정 메모리 장치의 데이타 타입에 의존하는 상기 액세스 모드중 하나에 상기 액세스 제어수단을 두어 제어하는 수단; 제1포맷의 액세스 명령, 어드레스 및 데이타를 상기 제1마스터 장치로부터 상기 제1버스를 통해 수신하며, 상기 제1포맷의 상기 데이타를 상기 제1버스를 통해 상기 마스터 장치로 보내는 제1버스 인터페이스 수단; 제2포맷의 데이타를 상기 제2버스를 통해 상기 메모리 장치로 보내며, 상기 제2포맷의 상기 데이타를 상기 제2버스를 통해 상기 제1메모리 장치로부터 수신하는 제2버스 인터페이스 수단; 상기 제1 및 제2버스 인터페이스 수단 사이에 결합되고, 상기 제1포맷의 상기 데이타를 상기 제2포맷의 상기 데이타로 변환하고 상기 제2포맷의 상기 데이타를 상기 제1포맷의 상기 데이타로 번역하는 데이타 데이타 포맷 번역수단; 적어도 하나의 데이타 저장 메모리 위치로 구성되며, 데이타 큐 이동가능상태와 데이타 큐 풀 상태를 가짐으로 인해 그 결과 상기 데이타 큐 이용가능한 상태에 있을 때는 적어도 하나의 데이타를 받아들일 수 있으며 상기 데이타 큐 풀 상태에 있을 때는 데이타를 받아들일 수 없게 되는 데이타 큐; 적어도 하나의 어드레스 저장 메모리 위치로 구성되며, 어드레스 큐 이용가능 상태와 어드레스 큐 풀 상태를 가짐으로 인해 그 결과 상기 어드레스 큐 이용가능 상태에 있을 때는 적어도 하나의 어드레스를 받아들 일 수 있으며 상기 어드레스 큐 풀 상태에 있을 때는 어드레스를 받아들일 수 없게 되는 어드레스 큐; 및 상기 데이타 및 어드레스 큐를 제어하며, 상기 데이타 및 어드레스 큐와 결합되고, 더욱이 상기 제1버스 및 제2버스와 결합되어 그결과 상기 제1마스터 장치가 상기 제1메모리 장치의 제1어드레스로 제1데이타의 기록동작을 수행하게되는 상기 메모리 제어기에 신호를 낼 때 상기 데이타 및 어드레스 큐의 상태를 확인하는 큐 제어수단을 구성되며, 만약 상기 어드레스 큐가 상기 어드레스 큐 풀 상태에 있거나 또는 상기 데이타 큐가 상기 데이타 큐 풀 상태에 있다면, 상기 큐 제어수단은 상기 기록 동작을 연기하기 위해 상기 제1마스터 장치에 신호를 내며, 만약 상기 어드레스 큐가 상기 어드레스 큐 이용가능상태에 있고 상기 데이타 큐가 상기 데이타 큐 이용가능상태에 있다면, 상기 큐 제어수단은 상기 제1데이타를 상기 데이타 큐에 보내기 위해 상기 제1마스터 장치에 신호를 내며 상기 제1어드레스를 상기 어드레스 큐에 보내기 위해 상기 제1마스터 장치에 신호를 내고, 상기 큐 제어수단이 확인할때 상기 제1메모리 장치는 상기 제1어드레스에서 상기 제1데이타를 받아들일 수 있고, 상기 큐 제어수단은 상기 데이타 큐에 저장된 상기 제1데이타가 상기 제1메모리 장치의 상기 제1어드레스에 기록되게 하는 것을 특징으로 하는 메모리 제어기.
- 14항에 있어서, 상기 특정 마스터 장치에 의한 각각의 액세스는 대응 액세스 타입을 가지며 각각의 상기 액세스 타입은 상기 데이타 타입의 특정 데이타 타입에 적합하거나 또는 부적합할 수 있으며, 각각의 상기 메모리 장치의 데이타 타입을 가리키는 상기 수단과 결합되고 상기 제1버스와 결합되며, 만약 상기 특정 마스터 장치에 의해 지정된 상기 액세스의 액세스 타입이 각각의 상기 메모리 장치의 데이타 타입을 가리키는 상기 수단에 의해 지정된 상기 특정 메모리 장치의 데이타 타입에 대해 적합하지 않다면 슬롯 에러를 가리키는 슬롯 에러검출수단으로 더욱구성되는 것을 특징으로 하는 메모리 제어기.
- 제14항에 있어서, 액세스필 상기 특정 메모리 장치는 복수의 메모리 로우로 구성되고, 상기 특정 마스터 장치에 의한 각각의 액세스는 기록동작인 제1액세스 타입으로 구성되는 대응 액세스 타입을 가지며 상기 기록동작은 로우 어드레스 스트로브 페이즈를 가지며, 상기 액세스 제어수단과 결합되고, 상기 기록동작동안 제1상기 메모리 로우로 부터 상기 제2메모리 로우까지의 전이를 검출하는 로우 전이 검출수단; 및 상기 액세스 제어수단과 상기 로우 전이 검출수단과 결합되고, 만약 상기 로우 전이 검출수단이 상기 로우 전이를 검출하지 않는다면 상기 기록동작동안 상기 로우 어드레스 스트로브를 억제하는 로우 어드레스 스트로브 억제수단으로 더욱 구성되는 것을 특징으로 하는 메모리 제어기.
- 제14항에 있어서, 상기 제1포맷의 상기 데이타의 각 데이타는 상기 제2포맷의 상기데이타의 각 데이타 크기와 동일하며, 상기 제1포맷의 상기 데이타의 각 데이타는 제1부와 제2부로 구성되고, 상기 제2포맷의 상기 데이타의 각 데이타는 제3부와 상기 제2부로 구성되며, 상기 제1부의 상기 데이타를 상기 제2포맷의 상기 데이타로 변환 할 때 상기 번역수단은 상기 제1부를 상기 제3부로 대치하고 상기 제2포맷의 상기 데이타를 상기 제1포맷의 상기 데이타로 변환할 때 상기 번역수단은 상기 제2포맷으로 상기 데이타를 남겨두는 것을 특징으로 하는 메모리 제어기.
- 제14항에 있어서, 상기 제1부의 상기 데이타는 제1부로 구성되고, 상기 제2 포맷의 상기 데이타는 제2부와 제3부로 구성되며, 상기 번역수단은 상기 제1포맷의 상기 데이타를 상기 제2포맷의 상기 데이타로 변환할 때 상기 제2부를 상기 제1부로 대치하며 상기 제2포맷의 상기 데이타를 상기 제1포맷의 상기 데이타로 변환할 때 상기 제3부를 제거하는 것을 특징으로 하는 메모리 제어기.
- 제18항에 있어서, 상기 제3부는 상기 제1포맷으로 부터 상기 제2포맷으로 변환을 위해 상기 메모리 장치에 의해서 상기 제2버스를 통해 제공되는 것을 특징으로 하는 메모리 제어기.
- 제18항에 있어서, 에러검출값을 발생시키며 상기 번역수단과 결합되어 발생시키는 장치로 더욱 구성되며, 상기 제1포맷으로부터 제2포맷으로 변환할 때 상기 제3부는 상기 제1부를 사용하여 발생시키는 상기 장치에 의해 발생된 제1 에러검출값인 것을 특징으로 하는 메모리 제어기.
- 제20항에 있어서, 발생수단 및 상기 번역수단에 결합된 에러검출수단으로 더욱 구성되며, 여기서, 상기 제2포맷의 상기 데이타로부터 상기 제1포맷의 상기 데이타로 부터 상기 제1포맷의 상기 데이타로 변환할 때 제2에러검출값은 제1부로 부터 발생되며 상기 제2에러검출값은 상기 제1포맷의 상기 데이타에서 에러를 검출하기 위해서 상기 에러검출수단에 의해서 상기 제3부와 비교되는 것을 특징으로 하는 메모리 제어기.
- 제18항에 있어서, 상기 번역수단과 결합된 레지스터로 구성되며, 여기서 상기 제3부는 상기 제1포맷으로부터 상기 제2포맷으로 변환을 위해 상기 레지스터에 의해서 상기 번역수단에 제공되는 것을 특징으로 하는 메모리 제어기.
- 제22항에 있어서, 상기 제3부는 상기 제2포맷의 상기 데이타로부터 상기 제1포맷의 상기 데이타로 변환될때 상기 번역수단에 의해서 상기 레지스터에 저장되는 것을 특징으로 하는 메모리 제어기.
- 제1과 제2버스 및 상기 제1과 제2버스 사이에 결합된 메모리 제어기로 구성되며, 여기서 적어도 하나의 마스터 장치는 상기 제1버스와 결합되고 적어도 하나의 메모리 장치는 상기 제2버스와 결합되게 하는 컴퓨터 시스템에 있어서, 적어도 하나의 데이타 저장 메모리 위치로 구성되고, 데이타 큐 이용가능상태와 데이타 큐 풀 상태를 가지고 있어 그 결과 상기 데이타 큐 이용가능상태에 있을 때는 적어도 하나의 데이타를 받아들일 수 있으며 상기 데이타 큐 풀 상태에 있을 때는 데이타를 받아들일 수 없게되는 데이타 큐에 메모리 제어기를 제공하는 단계; 적어도 하나의 어드레스 저장 메모리 위치로 구성되며, 어드레스 큐 이용가능 상태와 어드레스 큐 풀 상태를 가지고 있어 그 결과 상기 어드레스 큐 이용가능 상태에 있을 때는 적어도 하나의 어드레스를 받아들일 수 있으며 상기 어드레스 큐 풀 상태에 있을 때는 어드레스를 받아들일 수 없게되는 어드레스 큐에 상기 메모리 제어기를 제공하는 단계; 및 상기 데이타 및 어드레스 큐를 제어하고, 상기 데이타 및 어드레스 큐와 결합되며, 더욱이 상기 제1과 제2버스와 결합되는 큐 제어수단을 제공하는 단계로 구성되며, 상기 제1마스터 장치가 상기 제1메모리 장치의 제1어드레스로 제1데이타의 기록동작을 수행하도록 상기 메모리 제어기에 신호를 낼 때, 상기 큐 제어 수단은 상기 데이타 및 어드레스 큐의 상태를 확인하며, 만약 상기 어드레스 큐가 상기어드레스 큐 풀 상태에 있거나 또는 상기 데이타 큐가 상기 데이타 큐 풀 상태에 있다면 상기 큐 제어수단은 상기 기록 동작을 연기하기 위해 상기 제1마스터 장치에 신호를 내며, 만약 상기 어드레스 큐가 상기 어드레스 큐 이용가능상태에 있고 상기 데이타 큐가 상기 데이타 큐 이용가능상태에 있다면 상기 큐 제어수단은 상기 제1데이타를 상기 데이타 큐에 보내기 위해 상기 제1마스터 장치에 신호를 내고 상기 제1어드레스를 상기 어드레스 큐에 보내기 위해 상기 제1마스터 장치에 신호를 내며, 상기 큐 제어수단이 확인할 때 상기 제1메모리 장치는 상기 제1어드레스에서 상기 제1데이타를 받아들일 수 있으며, 상기 큐 제어수단은 상기 데이타 큐에 저장된 상기 제1데이타가 상기 제1메모리 장치의 상기 제1어드레스에 기록되게 하는 것을 특징으로 하는 상기 제1의 적어도 하나의 마스터 장치로부터 상기 적어도 하나의 메모리 장치로 데이타를 기록하는 방법.
- 제1과 제2버스 및 상기 제1과 제2버스 사이에 결합된 메모리 제어기로 구성되고, 적어도 하나의 마스터 장치는 상기 제1버스와 결합되고 적어도 하나의 메모리 장치는 상기 제2버스와 결합되며, 상기 메모리 장치는 한 세트의 리플레쉬 타입의 리플레쉬 타입을 갖게되는 컴퓨터 시스템에 있어서, 상기 제2버스와 결합된 상기 적어도 하나의 메모리 장치의 리플레쉬 타입을 가리키는 수단에 상기 메모리 제어기를 제공하는 단계; 복수의 리플레쉬 모드를 가지며 리플레쉬 동작을 수행하는 수단에 상기 메모리 제어기를 제공하는 단계; 리플레쉬 동작을 수행하는 상기 수단을 제어하며, 리플레쉬 동작을 수행하는 상기 수단과 각각의 상기 적어도 하나의 메모리 장치의 리플레쉬 타입을 가리키는 상기 수단 사이에 결합되어 제어하는 수단에 상기 메모리 제어기를 제공하는 단계; 및 상기 수단은 각각의 상기 적어도 하나의 메모리 장치의 리플레쉬 타입을 가리키는 상기 수단에 의해 지정된 각각의 상기 적어도 하나의 메모리 장치의 리플레쉬 타입에 의존하여 상기 리플레쉬 모드중 하나에서의 리플레쉬 동작을 수행하는 상기 수단을 놓아 제어하는 단계로 구성되는 것을 특징으로 하는 상기 적어도 하나의 메모리 장치의 리플레쉬를 제어하는 방법.
- 제1과 제2버스 및 상기 제1과 제2버스 사이에 결합된 메모리 제어기로 구성되며 여기서 적어도 하나의 마스터 장치는 상기 제1버스와 결합되고 적어도 하나의 메모리 장치는 상기 제2버스와 결합되며, 각각의 상기 메모리 장치는 비디오 및 비-비디오 데이타 타입으로 구성되는 한 세트의 데이타 타입의데이타 타입을 가지게 되는 컴퓨터 시스템에 있어서, 상기 제2버스와 결합된 각각의 상기 메모리 장치의 데이타 타입을 가리키는 수단에 상기 메모리 제어기를 제공하는 단계; 상기 특정 마스터 장치가 상기 각각의 메모리 장치의 특정 메모리 장치를 액세스 하는 것을 가리킬 때 상기 적어도 하나의 마스터 장치의 특정 마스터 장치에 의해 각각의 상기 메모리 장치에 대한 액세스를 제어하며, 복수의 액세스 모드를 갖는 액세스 제어수단에 상기 메모리 제어기를 제공하는 단계; 상기 액세스 제어수단을 제어하며, 각각의 상기 메모리 장치의 데이타 타입을 가리키는 상기 수단과 상기 액세스 제어수단 사이에 결합되어 제어하는 수단에 상기 메모리 제어기를 제공하는 단계; 및 상기 수단은 각각의 상기 메모리 장치의 데이타 타입을 가리키는 상기 수단에 의해서 지정되어 액세스되는 상기 특정 메모리 장치의 데이타 타입에 의존하며 상기 액세스 모드중 하나에 상기 액세스 제어수단을 두어 제어하는 단계로 구성되는 것을 특징으로 하는 상기 적어도 하나의 메모리 장치를 액세스하는 방법.
- 제26항에 있어서, 상기 특정 마스터 장치에 의한 각 액세스는 대응 액세스 타입을 가지며, 각 상기 액세스 타입은 상기 데이타 타입의 특정 데이타 타입에 적합하거나 또는 부적합하며, 각각의 상기 메모리 장치의 데이타 타입을 가리키는 상기 수단과 결합하고 상기 제1버스와 결합하는 슬롯 에러검출수단을 제공하는 단계; 및 상기 에러검출수단은 만약 상기 특정 마스터 장치에 의해 지정된 상기 액세스의 액세스 타입이 각각의 상기 메모리 장치의 데이타 타입을 가리키는 상기 수단에 의해 지정된 상기 특정 메모리 장치의 데이타 타입에 대해 적합하지 않는다면 슬롯 에러를 가리키게 되는 단계로 더욱 구성되는 것을 특징으로 하는 방법.
- 제26항에 있어서, 액세스될 상기 특정 메모리 장치는 복수의 메모리 로우로 구성되며, 상기 특정 마스터 장치에 의한 각각의 액세스는 기록동작인 제1액세스 타입으로 구성되는 대응 액세스 타입을 가지며, 상기 기록동작은 로우 어드레스 스트로브 페이즈를 가지며, 상기 액세스 제어수단과 결합된 로우 전이 검출수단을 제공하는 단계; 상기 액세스 제어수단 및 상기 로우 전이 검출수단과 결합된 로우 어드레스 스트로브 억제수단을 제공하는 단계; 상기 로우 전이 검출수단은 상기 기록동작동안 제1상기 메모리 로우로부터 제2상기 메모리 로우까지의 전이를 검출하는 단계; 및 상기 로우 어드레스 스트로브 억제수단은 만약 상기 로우 전이 검출수단이 상기 로우 전이를 검출 못하면 상기 기록동작동안 상기 로우 어드레스 스트로브를 억제하는 단계로 더욱 구성되는 것을 특징으로 하는 방법.
- 제1버스와 제2버스 및 상기 제1버스와 제2버스 사이에 결합된 메모리 제어기로 구성되며, 적어도 하나의 마스터 장치는 상기 제1버스와 결합되고 적어도 하나의 메모리 장치는 상기 제2버스와 결합되게 되는 컴퓨터 시스템에 있어서, 상기 제1마스터 장치로부터 상기 제1버스를 통해 제1포맷의 액세스 명령, 어드레스 및 데이타를 수신하며 상기 제1버스를 통해 상기 마스터 장치로 상기 제1포맷의 상기 데이타를 보내는 제1버스 인터페이스 수단에 상기 메모리 제어기를 제공하는 단계; 상기 제2버스를 통해 상기메모리 장치로 제2포맷의 데이타를 보내고 상기 제1메모리 장치로 부터 상기 제2버스를 통해 상기 제2포맷의 상기 데이타를 수신하는 제2버스 인터페이스 수단에 상기 메모리 제어기를 제공하는 단계; 및 상기 제1과 제2버스 인터페이스 수단 사이에 결합된 데이타 포맷번역수단에 상기 메모리 제어기를 제공하는 단계로 구성되며, 만약 상기 제1포맷의 상기 데이타가 상기 제1버스로 부터 상기 제2버스로 전송된다면, 상기 번역수단은 상기 제1포맷의 상기 데이타를 상기 제2포맷의 상기 데이타로 변환하며, 만약 상기 제2포맷의 상기 데이타가 상기 제2버스로부터 상기 제1버스로 전송된다면, 상기 번역수단은 상기 제2포맷의 상기 데이타를 상기 제1포맷의 상기 데이타로 변역하는 것을 특징으로 하는 상기 제1버스와 제2버스 사이에 데이타를 전송하는 방법.
- 제29항에 있어서, 상기 제1포맷의 상기 데이타의 각 데이타는 상기 제2포맷의 상기 데이타의 각 데이타와 크기가 동일하며, 상기 제1포맷의 상기 데이타의 상기 각 데이타는 제1부와 제2부로 구성되며, 상기 제2포맷의 상기 데이타의 상기 각 데이타는 제3부와 상기 제2부로 구성되고, 상기 번역수단은 상기 제1포맷의 상기 데이타를 상기 제2포맷의 상기 데이타로 변환할 때 상기 제1부를 상기 제3부로 대치하는 단계; 및 상기 번역수단은 상기 제2포맷의 상기 데이타를 상기 제1포맷의 상기 데이타로 변환할 때 상기 제2포맷의 상기 데이타를 남겨두는 단계로 더욱 구성되는 것을 특징으로 하는 방법.
- 제29항에 있어서, 상기 제1부의 상기 데이타는 제1부로 구성되고, 상기 제2포맷의 상기 데이타는 제2부와 제3부로 구성되며, 상기 번역수단은 상기 제1포맷의 상기 데이타를 상기 제2포맷의 상기 데이타로 변환할 때 상기제2부를 상기 제1부로 대치하는 단계; 및 상기 번역수단은 상기 제2포맷의 상기 데이타를 상기 제1포맷의 상기 데이타로 변환할 때 상기 제3부를 제거하는 단계로 더욱 구성되는 것을 특징으로 하는 방법.
- 제31항에 있어서, 만약 상기 번역수단이 상기 제1포맷으로부터 상기 제2포맷으로 변환하고 있다면 상기 메모리 장치는 상기 제2버스를 통해 상기 제3부를 제공하는 단계로 더욱 구성되는 것을 특징으로 하는 방법.
- 제31항에 있어서, 에러검출값을 발생시키며 상기 번역수단에 결합되어 발생시키는 장치에 상기 메모리 제어기를 제공하는 단계; 및 상기 제1포맷으로 부터 상기 제2포맷으로 변환할 때 상기 장치는 상기 제3부로서 사용되는 제1에러검출값을 발생시키기 위해서 상기 제1부를 사용하여 발생시키는 단계로 더욱 구성되는 것을 특징으로 하는 방법.
- 제33항에 있어서, 상기 발생수단 및 상기 번역수단에 결합된 에러검출수단에 상기 메모리 제어기를 제공하는 단계; 상기 제2포맷의 상기 데이타로부터 상기 제1포맷의 상기 데이타로 변환할 때 발생시키는 상기 장치에의해서 상기 제1부로 부터 제2에러검출값을 발생시키는 단계; 및 상기 에러검출수단이 상기 제1포맷의 상기 데이타에서 에러를 검출하기 위해서 상기 제2에러검출값과 상기 제3부를 비교하는 단계로 더욱 구성되는 것을 특징으로 하는 방법.
- 제31항에 있어서, 상기 번역수단과 결합된 레지스터를 제공하는 단계; 및 상기 제1포맷으로부터 상기 제2포맷으로 변환할 때 상기 레지스터가 상기 제3부를 상기 번역수단에 제공하는 단계로 더욱 구성되는 것을 특징으로 하는 방법.
- 제35항에 있어서, 상기 제2포맷의 상기 데이타로 부터 상기 제1포맷의 상기 데이타로 변환할 때 상기 번역수단이 상기 제3부를 상기 레지스터에 저장하는 단계로 더욱 구성되는 것을 특징으로 하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20040331 Year of fee payment: 4 |
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