KR940010322A - 반도체 메모리셀의 캐패시터 전극 제조방법 - Google Patents

반도체 메모리셀의 캐패시터 전극 제조방법 Download PDF

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Abstract

본 발명은 (1), 반도체 기판(50) 위에 형성될 콘택부의 산화막(52) 위에 제1재질의 제1임시막과, 제1재질과 서로 식각 선택비가 큰 물질 즉 식각시에 식각 비율이 서로 크게 차이가나는 물질인 제2재질의 제2임시막측의 적층구조를 하나이상 형성하고, (2) 다음에 감광막 마스크(61)를 이용하여 적층임시막들과 콘택부위의 산화막(52)을 동시에 함께 패터닝하여 캐패시터의 스토리지 노드 접촉홈을 형성하고, (3) 그후 제1도전막을 증작하고 그 위에다시 제2재질의 최상층임시막을 형성하고, (4) 이어서 감광막 마스크를 이용하며 제1도전막과 상기 임시막들을 동시에 함께 패터닝하여 캐패시터 스토리지 노드 영역은 정의하고, (5) 그 다음에 제1재질의 임시막들을 습식식각제거하고, (6) 이어서 제2도전막을 증착하고, 제2도전막을 에치백하여 최상층임시막위에 있는 제2도전막을 없애고 노출된 제5임시막은 마스크로 이용하여 제2도전막은 비등방성식각하여 캐패시터 스토리지 노드를 패터닝하고, (7) 다음에 제2재질의 임시막들을 습식 식각으로 제거함으로서 다층 구조의 스토리지 노드 전극 구조를 형성하는 단계로 이루어지는 반도체 메모리셀의 캐패시터 전극 제조방법이다.

Description

반도체 매프리셀의 캐패시터 전극 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 반도체 메모리셀의 캐패시터 전극 제조방법을 설명하기 위하여 반도체 기판의 소정부위 일부를 절단한 단면도.

Claims (11)

  1. 반도체 메모리셀의 캐패시터 전극 제조방법에 있어서, (1), 반도체 기판(50) 위에 필드영역과 액티브영역을 구분하고 소오스/드레인영역과 페이트전극을 형성한 후 케패시터 전극이 접속된 콘택부의 절연막(52)위에 제1재질의 제1임시막과, 제1재질과 서로 식각 선택비가 큰 물질 즉 식각시에 식각비율이 서로 크게 차이나는 물질인 제2재질의 제2임시막과의 적층구조를 하나이상 형성하고, (2) 다음에 감광막 마스크(61)를 이용하여 적층임시막들과 콘택부위의 산화막(52)은 동시에 함께 패터닝하여 캐패시터의 스토리지 노드 접촉홈을 형성하고, (3) 그후 제1도전막은 증착하고, 그 위에 다시 제2재질의 최상층임시막을 형성하고, (4) 이어서 감광막 마스크를 이용하여 제1도전막과 상기 임시막들을 동시에 함께 패터닝하여 캐패시터 스토리지 노드 영역을 정의하고, (5) 그다음에 제1재질의 임시막들을 습식식각 제거하고, (6) 이어서 제2도전막을 증착하고, 제2도전막을 에치백하여 최상층임시막위에 있는 제2도전막을 없애고 노출된 제5임시막을 마스크로 이용하여 제2도전막을 비등방성식각하여 캐패시터 스트리지 노드를 패터닝하고, (7) 다음에 제2재질의 임시막들을 습식식각으로 제거함으로서 다층 구조의 스토리지 노드 전극 구조를 형성하는 단계로 이루어지는 반도체 메모리셀의 캐패시터 전극 제조방법.
  2. 제1항에 있어서, 제(7)단계후에 다층 구조의 스토리지 노드 전극 표면에 캐패시터 유전체막을 형성한 후, 유전제막표면에 캐패시터의 플레이트 전극(70)을 형성하는 단계를 추가하는 반도체 메로리셀의 캐패시터 전극제조방법.
  3. 제1 또는 2항에 있어서, 제1재질은 실리콘질화막이고, 제2재질은 폴리이미드막인 것 이 특징인 반도체 메모리셀의 캐패시터 전극 제조방법.
  4. 제1 또는 2항에 있어서, 제1재질은 폴리이미드막이고, 제2재질은 실리콘질화막인 것이 특징인 반도체 메모리셀의 캐패시터 전극 제조방법.
  5. 제1 또는 제2항에 있어서, 제1도전막 및 제2도전막은 폴리실리콘막인인 것이 특징 인 반도체 메모리셀의 캐페시터 전극 제조방법.
  6. 제1 또는 2항에 있어서, 제1단계에서 제1재질의 제1임시막으로는 실리콘 질화막을 500-1000A의 두께로 지압기상증착으로 형성하고, 제2재질의 제2임시막으로는 폴리이미드막을 200-500A의 두께로 회전도포법으로 형성하여, 이 위에 같은 방법으로 제1재질의 제3임시막과 제2재질의 제4임시막을 적층구조로 형성하고, 제3단계에서 제1도전막(62)으로는 폴리실리콘막은 저압 화학기상증착법으로 560-620℃의 온도에서 200-2000A의 두께로 증착하고, 그 위에 다시 최상층막으로 제2재질의 제5임시막을 회전도포법으로 400 내지 600℃의 온도에서 500∼1000A의 두께로 형성하고, 제6단계에서 제2도전막은 폴리실리콘으로 저압 화학기상증착법으로 560 내지 620℃의 온도에서 200∼2000A의 두께로 증착하는 것이 특징인 반도체 메모리셀의 캐패시터 전극 제조방법.
  7. 제6항에 있어서, 제3단계에서 제1도전막(62)으로는 폴리실리콘막을 저압 화학기상층착법으로 560∼620℃의 온도에서 200-2000A의 두께로 증착할때 소오스가스로서는 SiH4이나 Si2H4과 PH3의 혼합가스를 사용하고, 제5단계에서 제1재질의 임시막들은 H3Po4를 포함한 수용액에 담그어 습식식각 제거하고, 제7단계에서 제2재질의 임시막들은 H2SO4를 포함한 수용액에 담그어 습식식각으로 제거하는 것이 특징인 반도체 메모리신의 캐패시터 전극 제조 방법.
  8. 제2항에 있어서, 다층 구조의 스토리지 노드 전극 표면에 형성하는 캐패시터 유전체막은 실리콘 질화막과 산화막의 적층막을 형성하는 것이 특징인 반도체 메모리셀의 캐패시터 전극 제조방법.
  9. 제1 또는 2항에 있어서, 제1단계에서 제1재질의 제1임시막과, 제2재질의 제2임시막과의 적층구조는 2개인 것이 특징인 반도체 메모리셀의 캐패시터 전극 제조방법.
  10. 제1 또는 2항에 있어서, 반도제 기판은 P형인 것이 특징인 반도체 메모리셀의 캐패시터 전극 제조방법.
  11. 제1 또는 2항에 있어서, 반도체 기판은 N형인 것이 특징인 반도체 매모리셀의 전극 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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