KR940004799A - 집적회로 구조물의 절연층내에 존재하는 홈에 저저항 알루미늄 플러그를 형성시키기 위한 방법 - Google Patents
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 title claims abstract description 56
- 229910052782 aluminium Inorganic materials 0.000 title claims abstract description 56
- 238000000034 method Methods 0.000 title claims abstract 18
- 238000000151 deposition Methods 0.000 claims abstract description 22
- 230000008021 deposition Effects 0.000 claims abstract 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims 2
- CGZLUZNJEQKHBX-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti][Ti][W] CGZLUZNJEQKHBX-UHFFFAOYSA-N 0.000 claims 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 239000010936 titanium Substances 0.000 claims 1
- 229910052719 titanium Inorganic materials 0.000 claims 1
- 230000004888 barrier function Effects 0.000 abstract 1
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02697—Forming conducting materials on a substrate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
본 발명에 따른 방법은 홈(via)내에 알루미늄 플러그를 형성하도록 플러그를 알루미늄으로 채우게 될 다단계 증착에서 알루미늄층을 절연층위로 먼저 증착시킴으로써 집적회로 구조물의 절연층에 존재하는 홈내에 알루미늄 플러그를 형성시키는 단계와, 절연층의 표면위에 형성된 모든 추가의 알루미늄을 제거하는 단계와, 그리고 홈내의 알루미늄 플러그와 전기적으로 연결되는 절연층위로 무늬가 있는 하나 또는 그 이상의 전도성층을 형성하는 단계로 구성된다. 절연층 표면위에 형성되는 하나 또는 그 이상의 전도성층은 처음에 증착된 후에 제거되는 알루미늄 층보다 우수한 전기적 성질을 갖는 것으로 특징지워진다. 방벽층은 홈이 알루미늄으로 채워지기 전에 홈의 바닥에서 아래에 놓인 집적회로 구조물의 노출부분위로 먼저 형성될 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 홈을 알루미늄 플러그로 채우도록 알루미늄을 증착시키고 절연층위에 알루미늄층을 형성시킨 제1단계 이후의 집적회로 구조물의 수직 단면도,
제4도는 홈내에 알루미늄 플러그를 남겨놓은 상태에서 절연층위로 증착된 알루미늄층을 제거한 제2단계 이후의 집적회로 구조물의 수직단면도,
제5도는 홈내의 알루미늄 플러그와 전기적으로 접촉하고 있는 절연층위로 무늬 형성이 가능한 전도성층을 증착시킨 제3단계 이후의 집적회로 구조물의 수직단면도.
Claims (13)
- 집적회로 구조물의 절연층에 존재하는 홈(via)내에 낮은 저항성의 알루미늄 플러그를 형성시키고, 상기 알루미늄 플러그와 전기적으로 연결되는 상태로 상기 절연층위로 무늬가 있는 전도성층을 형성시키기 위한 방법으로서, 자체의 내부에 하나 또는 그이상의 홈을 갖는 상기 절연층을 상기 집적회로 구조물의 아래에 놓인 부분들로 제공하는 단계와, 상기 하나 또는 그이상의 홈을 알루미늄 플러그로 채우고 상기 절연층위로 알루미늄층을 형성시키기 위해서 상기 집적회로 구조물위로 충분한 알루미늄을 증착시키는 단계와, 상기 알루미늄 플러그를 상기 하나 또는 그 이상의 홈내에 남겨놓은 상태에서 상기 절연층의 표면으로부터 상기 알루미늄층을 제거하는 단계와, 그리고 상기 알루미늄 플러그와 전기적으로 연결되는 상태로 상기 절연층 및 상기 하나 또는 그 이상의 홈위로 하나 또는 그 이상의 무늬형성이 가능한 전도성층들을 형성시키는 단계를 포함하는 방법.
- 제1항에 있어서, 상기 하나 또는 그 이상의 무늬형성이 가능한 전도성 층을 상기 절연층위로 형성시키는 상기 단계가 350℃보다 낮은 온도에서 상기 절연층 위로 알루미늄층을 증착시키는 단계를 더 포함하는 방법.
- 제1항에 있어서, 상기 하나 또는 그 이상의 홈내에 상기 알루미늄 플러그를 형성하도록 상기 알루미늄을 증착시키는 상기 단계가 적어도 400℃의 알루미늄 증착온도를 이용하여 알루미늄을 증착시키는 단계를 더 포함하는 방법.
- 제3항에 있어서, 상기 절연층위로 상기 하나 또는 그 이상의 무늬형성이 가능한 전도성층들을 형성하는 상기 단계가 350℃보다 낮은 온도에서 상기 하나 또는 그 이상의 전도성층을 형성하는 단계를 더 포함하는 방법.
- 제3항에 있어서, 상기 절연층위로 상기 하나 또는 그 이상의 전도성 층을 형성시키는 상기 단계가 상기 절연층위로 적어도 2개의 무늬형성이 가능한 층을 형성하는 단계를 더 포함하는 방법.
- 제5항에 있어서, 상기 절연층위로 적어도 2개의 무늬형성이 가능한 전도성층을 형성하는 상기 단계가 350℃보다 낮은 온도에서 증착된 알루미늄으로 구성되는 상기 2개의 전도성층들중 적어도 하나의 층을 형성시키는 단계를 더 포함하는 방법.
- 제1항에 있어서, 상기 절연층위로 상기 하나 또는 그 이상의 무늬형성이 가능한 전도성층을 형성시키는 상기 단계가, 상기 절연층위로 제1전도성층을 형성시키는 단계와, 350℃보다 낮은 증착온도에서 상기 제1전도성층위로 알루미늄층을 증착시키는 단계와, 그리고 상기 알루미늄층위로 제3전도성층을 형성시키는 단계를 더 포함하는 방법.
- 제1항에 있어서, 상기 하나 또는 그 이상의 홈을 알루미늄 플러그로 채우고 상기 절연층위로 알루미늄층을 형성시키도록 상기 집적회로 구조물위로 충분한 알루미늄을 증착시키는 상기 단계가 적어도 450℃의 알루미늄 증착온도를 이용하는 단계를 더 포함하고 있으며, 상기 절연층위로 하나 또는 그 이상의 무늬형성이 가능한 전도성층을 형성시키는 상기 단계가 350℃보다 낮은 온도에서 상기 하나 또는 그 이상의 무늬형성이 가능한 전도성층을 형성시키는 단계를 더 포함하는 방법.
- 집적회로 구조물의 절연층에 존재하는 홈내에 낮은 저항성의 알루미늄 플러그를 형성시키고, 상기 알루미늄 플러그와 전기적으로 연결되는 상태로 상기 절연층위로 무늬가 있는 전도성층을 형성시키기 위한 방법으로서, 자체의 내부에 하나 또는 그이상의 홈을 갖는 상기 절연층을 상기 집적회로 구조물의 아래에 놓인 부분들로 제공하는 단계와, 상기 하나 또는 그이상의 홈을 알루미늄 플러그로 채우고 상기 절연층위로 알루미늄층을 형성시키기 위해서, 알루미늄 증착되는 적어도 일부분에 대하여 적어도 400℃ 또는 그 보다 높은 증착온도를 이용하여 상기 집적회로 구조물위로 충분한 알루미늄을 증착시키는 단계와, 상기 알루미늄 플러그를 상기 하나 또는 그 이상의 홈내에 남겨놓은 상태에서 상기 절연층의 표면으로부터 상기 알루미늄층을 제거하는 단계와, 그리고 상기 알루미늄 플러그와 전기적으로 연결되는 상태로 상기 절연층 및 상기 하나 또는 그 이상의 홈위로 하나 또는 그 이상의 무늬형성이 가능한 전도성층들을 형성시키는 단계를 포함하는 방법.
- 제9항에 있어서, 상기 하나 또는 그 이상의 무늬형성이 가능한 전도성 층을 상기 절연층위로 형성시키는 상기 단계가 350℃보다 낮은 온도에서 상기 절연층 위로 알루미늄층을 증착시키는 단계를 더 포함하는 방법.
- 제9항에 있어서, 상기 절연층위로 상기 하나 또는 그 이상의 무늬형성이 가능한 전도성층을 형성시키는 상기 단계가, 상기 절연층위로 제1전도성층을 형성시키는 단계와, 350℃보다 낮은 증착온도에서 상기 제1전도성층위로 알루미늄층을 증착시키는 단계와, 그리고 상기 알루미늄층위로 제3전도성층을 형성시키는 단계를 더 포함하는 방법.
- 제9항에 있어서, 상기 하나 또는 그이상의 무늬형성이 가능한 전도성 층을 상기 절연층위로 형성시키는 상기 단계가, 티타늄, 티타늄-텅스텐 및 질화티타늄으로 구성되는 그룹으로부터 선택된 제1전도성층을 상기 절연층위로 형성시키는 단계와, 350℃보다 낮은 증착온도에서 상기 제1전도성층위로 알루미늄층을 증착시키는 단계와, 그리고 티타늄 티타늄-텅스텐 및 질화티타늄으로 구성되는 그룹으로부터 선택된 제3전도성층을 상기 알루미늄층위로 형성시키는 단계를 더 포함하는 방법.
- 집적회로 구조물의 절연층에 존재하는 홈내에 낮은 저항성의 알루미늄 플러그를 형성시키고, 상기 알루미늄 플러그와 전기적으로 연결되는 상태로 상기 절연층위로 무늬가 있는 전도성층을 형성시키기 위한 방법으로서, 자체의 내부에 하나 또는 그 이상의 홈을 갖는 상기 절연층을 상기 집적회로 구조물의 아래에 놓인 부분들로 제공하는 단계와, 상기 하나 또는 그이상의 홈을 알루미늄 플러그로 채우고 상기 절연층위로 알루미늄층을 형성시키기 위해서, 알루미늄 증착되는 적어도 일부분에 대하여 적어도 400℃ 또는 그보다 높은 증착온도를 이용하여 상기 집적회로 구조물위로 충분한 알루미늄을 증착시키는 단계와, 상기 알루미늄 플러그를 상기 하나 또는 그 이상의 홈내에 남겨놓은 상태에서 상기 절연층의 표면으로부터 상기 알루미늄층을 제거하는 단계와, 그리고 상기 알루미늄 플러그와 전기적으로 연결되는 상태로 상기 절연층 및 상기 하나 또는 그 이상의 홈위로 하나 또는 그 이상의 무늬형성이 가능한 전도성층들을 형성시키는 단계로서, 357℃보다 낮은 온도에서 알루미늄층을 형성시키는 단계를 더 포함하는 단계로 구성되는 방법.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/928,813 US5288665A (en) | 1992-08-12 | 1992-08-12 | Process for forming low resistance aluminum plug in via electrically connected to overlying patterned metal layer for integrated circuit structures |
US07/928,813 | 1992-08-12 | ||
US7/928,813 | 1992-08-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR940004799A true KR940004799A (ko) | 1994-03-16 |
KR100303873B1 KR100303873B1 (ko) | 2001-11-30 |
Family
ID=25456812
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019930015606A KR100303873B1 (ko) | 1992-08-12 | 1993-08-12 | 집적회로구조물의하부패턴화된금속층과전기적으로연결되는비아에저저항성알루미늄플러그를형성하는방법 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5288665A (ko) |
EP (1) | EP0586803A1 (ko) |
JP (1) | JP3053718B2 (ko) |
KR (1) | KR100303873B1 (ko) |
Families Citing this family (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1992
- 1992-08-12 US US07/928,813 patent/US5288665A/en not_active Expired - Fee Related
-
1993
- 1993-06-22 EP EP93109941A patent/EP0586803A1/en active Pending
- 1993-07-30 JP JP5190297A patent/JP3053718B2/ja not_active Expired - Fee Related
- 1993-08-12 KR KR1019930015606A patent/KR100303873B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100303873B1 (ko) | 2001-11-30 |
US5288665A (en) | 1994-02-22 |
EP0586803A1 (en) | 1994-03-16 |
JPH06168907A (ja) | 1994-06-14 |
JP3053718B2 (ja) | 2000-06-19 |
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