JP3053718B2 - 集積回路構造に対し重ねてパターン形成された金属層に電気的に接続されているビアにおける低抵抗アルミニウムプラグの形成方法 - Google Patents

集積回路構造に対し重ねてパターン形成された金属層に電気的に接続されているビアにおける低抵抗アルミニウムプラグの形成方法

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、集積回路構造の絶縁層
における1個または複数個のビアにアルミニウムプラグ
を形成し、次に、このアルミニウムプラグに電気的に接
続されるように絶縁層上にパターン形成される金属層を
形成する方法に関する。
【0002】
【従来の技術】長年、アルミニウムは、相互結合される
別の金属層に、下層の集積回路構造、例えば異なるレベ
ルの相互結合体の間に、あるいはバイポーラトランジス
タまたはMOSトランジスタのような能動素子の接合部
に電気的な接続を供与するために、絶縁層におけるビア
の埋込み材料のような相互結合材料として用いられてい
る。
【0003】しかしながら、シリコンがアルミニウムに
侵入する際に発生するスパイキングの問題のために、導
電性バリヤ層がビアに用いられるようになった。例え
ば、超硬金属(refractory metal)が、ビア底部における
下層のシリコンの露出部分上に形成されている。しかし
ながら、これによりビアの大きさがさらに縮小され、特
に集積回路構造の形状を同時に縮小してビアの残りの容
積をアルミニウムで埋込むことが困難になっている。ま
た、これによりビアに埋込むために、タングステンのよ
うな他の埋込み材料が使用されるようになっている。
【0004】しかしながら、ビアの埋込み材料としては
タングステンを良好に使用することは可能であるが、ア
ルミニウムより高い電気抵抗を有するので、埋込み材料
であると共に、または相互結合される上層の(overlyin
g) 金属層としてはあまり好適ではない。
【0005】このように、ビアの埋込みにおけるタング
ステンの使用にはあまり満足な結果が得られないことを
考慮し、堆積の少なくとも一部が少なくとも400℃、
あるいはこれ以上の温度で行われるCVD法またはスパ
ッタ堆積法が開発されるようにしたがい、ビアの埋込み
材料としてアルミニウムを使用することに再び関心がも
たれてきている。
【0006】
【発明が解決しようとする課題】このような高い堆積温
度の利用により、アルミニウムによるビアの埋込みに満
足な結果が生じているが、ここでビアを含む絶縁層上に
同時に形成されたアルミニウム層は、パターン形成され
る相互結合体の形成に用いるには満足できるものではな
い。このような高温で堆積されたアルミニウム層には、
エレクトロマイグレーション及びストレスマイグレーシ
ョンに基づく限界があることが判明している。さらに、
このような高温で堆積したアルミニウムに形成された大
きな結晶粒は、引き続き行われるアルミニウム層のパタ
ーン形成とラインエッチングを阻害し、十分なライン精
度をもたらさない。
【0007】したがって、集積回路構造の絶縁層におけ
るビアをアルミニウムプラグで埋込み、次に、ビアにお
けるアルミニウムプラグに電気的な接続を供与するよう
に、絶縁層上にパターン形成可能な導電性金属層を形成
する方法を提供することが望まれている。
【0008】
【課題を解決するための手段】本発明は、上記の目的を
達成するために、集積回路構造の絶縁層におけるビアに
アルミニウムプラグを、当該アルミニウムプラグに電気
的に接続し、絶縁層上にパターン形成可能な導電層と共
に形成する方法において、ビアを埋込むアルミニウム層
を絶縁層上に堆積する工程と、絶縁層の表面に形成され
た不要な(additional)アルミニウム層を除去する工程
と、当該ビアにおける下層の(underlying)アルミニウム
プラグに電気的に接続される絶縁層の表面上にパターン
形成可能な導電層を形成する工程とを備えることを特徴
とする。
【0009】このような本発明の態様及びその他の態様
は、下記の説明及び添付の図面から明らかになるであろ
う。
【0010】
【実施例】本発明は、絶縁層における1個または複数個
のビアに堆積され、絶縁層上のパターン形成可能な金属
層に電気的に接続されているアルミニウムを有する集積
回路構造の多段階形成方法を備える。
【0011】この方法では、第1の工程は、400℃以
上の堆積温度を利用する1つまたは複数の堆積段階にお
いて、1個または複数個のビアを有する絶縁層上にアル
ミニウムを堆積することからなる。第2の工程は、第1
の工程で堆積されたアルミニウムを絶縁層の表面から除
去し、ビアにアルミニウムプラグを残すことからなる。
第3の工程は、第1の工程で堆積されたアルミニウム層
に対して良好な電気的特性を有する1層または複数層の
パターン形成可能な導電層を絶縁層上に形成することか
らなる。このパターン形成可能な導電層は、良好なエレ
クトロマイグレーション耐性(resistance)、ストレスマ
イグレーション耐性及び第1の工程で堆積されたアルミ
ニウムより小さいサイズの結晶粒を有する導電層となる
ように、350℃以下の温度を利用して堆積される。
【0012】ここで図2を参照すると、集積回路構造4
上に絶縁層10を形成した後に、下層の集積回路構造4
に電気的な接続を供与するために、1個または複数個の
ビア14が従来と同様にして絶縁層10中に形成されて
いる。この絶縁層10は、能動素子と共に、または受動
素子上に形成された絶縁層であっても、相互結合される
既存の金属層上に形成された絶縁層であってもよい。
【0013】次に、やはり図2に示されるように、任意
のバリア層18が、集積回路構造4の露出された下層部
分6上に形成されている。例えば、下層構造6とビア1
4に堆積されることになるアルミニウムの埋込み材料と
の間に、バリア層を供給するように、露出した構造上に
窒化チタンまたはチタン・タングステンが直接形成され
る。さらに、ビアの側壁に堆積されるアルミニウムの良
好な付着を促進する目的のために、(図示しない)材料
も堆積される。このことは当業者に周知であり、本発明
の一部を構成するものではない。
【0014】A.アルミニウムプラグでビアを埋込み、
絶縁層上にアルミニウム層を形成するアルミニウム堆積
の工程 ビア底部において露出した下層の集積回路構造上に任意
のバリヤ層18を形成した後、図3に示されるように、
次に、アルミニウム埋込みプラグ24の形成に用いられ
るアルミニウム層20が堆積される。
【0015】本発明に係る方法の第1工程でビアの埋込
みに堆積されるアルミニウム層は、純粋なアルミニウ
ム、例えば、99.9+重量%のアルミニウムであって
もよいし、約4重量%以下のシリコンまたは約6重量%
以下の銅またはこれらの指定限度内で両方の混合物を含
有するアルミニウム合金を含んでいてもよい。したがっ
て、本明細書における「アルミニウム」という用語に
は、純粋なアルミニウム及びシリコンまたは銅、または
上記限度内で両方を含有するアルミニウム合金の両方を
包含する意味があると了解される。
【0016】ビア14におけるアルミニウム埋込みプラ
グ24の形成に用いられるアルミニウム堆積は、高温、
すなわち少なくとも約400℃以上におけるスパッタ堆
積法により堆積されることが好ましい。また、高温CV
D法もまた用いることができる。しかしながら、CVD
法ではアルミニウム堆積過程でアルミニウムプラグに銅
のような添加物を所望の通りドープすることができない
ので、スパッタ堆積法はCVD法より好適である。
【0017】したがって、ビア14にアルミニウムプラ
グ24を形成する多段階スパッタ堆積工程の下記説明で
は、本発明に係る第1の工程を行う最良の方法を含むも
のであるが、結果として堆積されたアルミニウムが完全
にビアを埋込む限り、他のアルミニウム堆積法によりア
ルミニウムプラグ24を形成してもよいことと了解され
る。
【0018】下記の多段階アルミニウムスパッタ堆積
は、単一のチャンバ及び複数のチャンバのいずれでも行
われることも留意されなければならない。アルミニウム
堆積の全段階で同一のチャンバを使用することは、1つ
のチャンバから別のチャンバにウェハを移動させる間に
ウェハが汚染されることを避けるのに好適である。例え
ば、1つの段階から別の段階に堆積パラメータが変わる
ように、ウェハ上におけるアルミニウムの堆積を実際に
続行して単一のチャンバを使用する場合は、(酸化アル
ミニウムを形成する)酸化のような汚染が妨げられる。
これに対して、1つのチャンバから別のチャンバに移送
される際には、このような堆積プロセスの中断における
汚染の発生を避けるために、真空を利用することが必要
となる。
【0019】所望のアルミニウムプラグの形成に用いら
れる好適な多段階アルミニウムスパッタリングプロセス
工程は、まず、約0.1〜約3.0分(約6〜約180
秒)で変動する時間、典型的には約0.5分(約30
秒)を含む時間でウェハ表面上にアルミニウムをスパッ
タすることにより行われる。
【0020】この第1の堆積段階におけるターゲット電
力供給は、好ましくは約−300〜約−600ボルト、
さらに好ましくは約−450〜約−550ボルト、最も
好ましくは約−500ボルトに電圧を設定される。しか
も、堆積速度約200〜約300オングストローム/秒
を供与するのに十分な電力レベルに設定される。例え
ば、直径6インチ(152.4mm) のウェハの場合、第1の堆
積段階では約9〜約17キロワット、典型的には約10
キロワットの電力レベルを使用し、このような第1の堆
積速度を維持する。
【0021】この時間及び堆積速度によれば、厚さ約1
000〜約3000オングストローム、典型的には約2
000オングストロームを有する最初のアルミニウム層
が十分に形成される。
【0022】第1の堆積工程におけるこの第1の段階で
は、ウェハの温度は約200℃未満に維持される。この
アルミニウム堆積の全段階が同一の堆積チャンバ内で行
われる場合、支持加熱台は(堆積工程を1回または複数
回続行するために)あらかじめ高温に加熱されるが、例
えば、第1の堆積段階でウェハに接触する位置に(ヒー
タを含む)支持台(platform)を上げないようにウェハに
対して隔置される。
【0023】この第1のスパッタリング段階におけるス
パッタリングチャンバ内の圧力は、第1の堆積工程の残
り段階を通して同様に、約0.1〜約8mTorrの範
囲内に維持されるが、アルゴンのようなスパッタリング
ガスは約15〜約300標準立方センチメートル/分(s
ccm)の速度でスパッタリングチャンバに送出される。
【0024】次に、アルミニウム堆積工程の第2段階は
好ましくは同一の堆積チャンバ内で行われ、最高のウェ
ハ温度が少なくとも約400〜約600℃のレベルで維
持される。好ましくは確実に適切なビアの埋込みを行う
ために、この第1の堆積工程における堆積温度は450
〜約500℃の範囲であることが好適である。
【0025】第1の堆積工程における第2段階では、ウ
ェーハ温度は上昇され、次に、ウェハとあらかじめ加熱
された支持台の表面との間で形成された密閉領域にアル
ゴンのような熱伝導ガスを送出することにより、約60
0℃未満の所定温度内、すなわち約400〜600℃の
範囲内に維持される。これによりウェハ温度がさらに上
昇することを制限するように、ウェハはあらかじめ加熱
された支持台及びヒータに熱的に結合される。堆積工程
における第2の段階以前に支持台とヒータをあらかじめ
加熱することにより、(より高い第2の堆積温度にまで
ヒータとウェーハを加熱するために待機する)時間の遅
れが避けられる。これにより、第1のアルミニウム堆積
工程においてアルミニウム埋込みプラグの形成に用いら
れる全段階で同一のチャンバを使用することが長所に加
えられる。
【0026】第2の段階では、約20〜約40オングス
トロームの堆積速度を供与するため、低いターゲット電
力レベルが用いられる。例えば、6インチ(152.4mm) ウ
ェハの場合、堆積工程におけるこの第2の段階相では、
電力レベルは約1〜約3キロワットの範囲、典型的には
約2キロワットである。
【0027】堆積工程におけるこの第2の段階は、堆積
チャンバ内で約0.1〜10分間(約6〜約600秒
間)、好ましくは約0.7〜約3.0分間(約42〜約
180秒間)行われる。これにより、ウェハ上において
これまでに堆積されているアルミニウム上にスパッタさ
れ、追加のアルミニウムがさらに約1000〜約600
0オングストローム、典型的に約4000オングストロ
ーム堆積される。
【0028】本発明に係る最初の堆積工程における第2
の段階が終了すると、第3の堆積段階が開始される。こ
こでは、より高いターゲット電力レベルを使用すること
により、ウェハ表面上に追加されるアルミニウムとして
さらに少なくとも約3000オングストロームを堆積さ
せることが含まれる。この堆積工程における第3段階
は、約0.3〜約0.4分(約18〜約24秒)間、ま
たは全堆積層厚が約0.6〜2マイクロメータに到達す
るまで、さらに同一のチャンバを用いて行われ、約10
0〜約250オングストローム/秒の堆積速度を供与す
るのに十分なターゲット電力レベルを用いて追加のアル
ミニウムを堆積させる。例えば、6インチウェハの場
合、電力レベルは約4〜約17キロワットの範囲、典型
的には約9キロワットである。
【0029】堆積工程におけるこの第3の段階では、ウ
ェーハ温度は第2の段階と同一のレベル、すなわち少な
くとも約400〜約600℃、好ましくは約450〜約
500℃、最大ウェハ温度が約600℃未満であるレベ
ルで維持される。必要があれば、第1の堆積工程におけ
るこの第3の段階では、ウェーハ温度を上記温度限度内
に維持するために、出力レベルは低下される。
【0030】第3の段階におけるアルミニウムの堆積に
関し、ウェハ上にスパッタされることになるアルミニウ
ムの全量の最少値は、下層の絶縁層におけるビアの断面
サイズ及び深さにある程度依存している。堆積されたア
ルミニウム層全体の厚さの最小値は、確実にビアがアル
ミニウムで完全に埋込まれるように、絶縁層におけるビ
アの深さの少なくとも100%、好ましくは約100〜
約200%である。
【0031】上記手順を用いてアルミニウム層が堆積さ
れ、下層の絶縁層の最も高い部分で平均厚さ少なくとも
約0.3〜約2μm、通常は平均約1.0μmを有し、
絶縁層におけるビアが実質的に完全に埋込まれる。しか
しながら、下層の絶縁層が約1μmより厚く、すなわち
ビアの深さが1μmを超えると、第3の堆積工程におけ
る時間がこれに対応して延長されることが了解される。
【0032】B.絶縁層上に堆積されたアルミニウム層
の除去 上記のアルミニウム堆積により、申し分なくアルミニウ
ムでビアが埋込まれ、すなわち絶縁層のビアにおいて導
電性のアルミニウムプラグが形成される。しかしなが
ら、上記方法で堆積された場合、絶縁層上において上層
のアルミニウム相互結合体の形成のためにパターン形成
される表面上に堆積されるアルミニウムは、上記のよう
に結晶粒及び積層構造が半導体集積回路に要求される電
流密度と一致しないので、相互結合体内部にパターン形
成可能である満足なアルミニウム層が供与されるとは限
らない。そのため、アルミニウムのエレクトロマイグレ
ーションが発生し、これにより高い堆積温度、すなわち
400℃以上の温度で堆積されたアルミニウムに発生し
た大きな結晶粒によりパターン形成される導電層におけ
るライン精度が不十分となると共に、回路が切断され
る。
【0033】従って、本発明によれば、図4に示される
ように、絶縁層10上に堆積されたアルミニウムの表面
層20が除去され、優れた電気的特性を有するパターン
形成可能な金属層を絶縁層10上に引き続き堆積する準
備として、ビア14にアルミニウムプラグ24だけが残
される。
【0034】上記のように堆積されたアルミニウム層
は、ウェットエッチング、例えば塩素化学に基づくウェ
ットエッチング、あるいは機械的研磨法で除去される。
しかしながら、下層の非反応性金属と共に、またはバリ
ヤ層と同様にアルミニウムは、反応性イオンエッチング
(RIE)法のようなドライエッチング法により除去さ
れる。この方法では、堆積に用いられる同一の真空装置
に集積された真空チャンバで行われることが好適であ
る。
【0035】アルミニウム層は、ウェハ表面に向かうプ
ラズマによる塩素化化学を用いたドライエッチングチャ
ンバ内で除去される。例えば、電力レベル1〜5kW、
好ましくは約3kWでプラズマを維持しながら、5〜1
00sccm、典型的には30sccmの流速でBCl
3 がエッチングチャンバ内に送入される。
【0036】アルミニウム層及び(存在する場合は)バ
リヤ層は、下層の絶縁層、例えば酸化シリコン層または
窒化シリコン層に達するまでエッチングされ、エッチン
グ系のエッチングストップとして作用する。
【0037】C.絶縁層上にパターン形成可能な導電層
を形成する堆積工程 絶縁層上に最初に堆積されたアルミニウム層を除去した
後、相互結合体の内部にパターン形成される1層または
複数層の導電材料が絶縁層及び埋込まれたビア上に形成
され、絶縁層のビアにおける下層のアルミニウムプラグ
に通じる導電性経路を形成する。
【0038】絶縁層10上に形成された単一層30とし
て図5に示されるように、このパターン形成可能な導電
層は、金属または金属化合物、例えば、アルミニウム、
銅、非反応性金属、チタン・タングステンのような金属
の組合せ、または窒化チタンのような導電性金属化合物
から形成されている。アルミニウムがパターン形成可能
な導電層からなる場合、CVD法あるいはスパッタ堆積
法のいずれかにより堆積されるが、アルミニウムによる
ビアの埋込みに用いられた上記のアルミニウム堆積法の
特徴である上記の問題を避けるために、堆積温度は約3
50℃未満でなければならない。
【0039】また、パターン形成可能な導電層は多層ま
たはサンドイッチ層構造、例えば、窒化チタンからなる
第1層、アルミニウムからなる中間層及び窒化チタンか
らなる第3層から構成されるサンドイッチまたは複合物
のような構造からなる。また、この複合物はチタン金属
からなる第1層、アルミニウムからなる中間層及び窒化
チタンからなる第3層から構成されてもよい。装置に要
求される観点から、導電層は、通常、単一アルミニウム
層、あるいは超硬金属(refractory metal)または超硬合
金からなる第1層、アルミニウムからなる中間層及び超
硬金属または超硬合金からなる第3層から構成される。
単一層、複合層のいずれを含むにしても、パターン形成
可能な導電層全体の厚さは、通常少なくとも約0.2μ
mであるが、通常約2.0μmを超えることはない。
【0040】パターン形成可能な導電層は、スパッタ堆
積法またはCVD法により堆積される。導電層は、被膜
の種類それぞれに最適な温度で堆積されるが、典型的に
は特にアルミニウムを堆積させる場合、350℃未満の
温度で堆積される。
【0041】パターン形成可能な導電層を形成した後、
導電層は従来と同様にパターン形成される。例えば、導
電層上にレジストマスクを形成し、次に、当業者に周知
である慣用のウェットエッチング法またはドライエッチ
ング法を用いてレジストマスクに対応して導電層をエッ
チングし、続いてレジストマスクを除去する。
【0042】このように、本発明の方法は、利用した低
い堆積温度のために堆積されたパターン形成可能な導電
層の結晶粒の寸法が小さくなることにより、パターン形
成可能な導電層は高エレクトロマイグレーション耐性、
高ストレスマイグレーション耐性及び良好なライン精度
を特徴として有し、集積回路構造の絶縁層に形成された
ビアにおける低抵抗アルミニウムプラグと、このアルミ
ニウムプラグに電気的に接続されている絶縁層上のパタ
ーン形成可能な導電層とを形成する改良された多段階方
法を提供する。
【0043】
【発明の効果】以上詳細に説明したように、本発明によ
れば、堆積されたパターン形成可能な導電層の結晶粒の
寸法が小さくなることにより、パターン形成可能な導電
層は高エレクトロマイグレーション耐性、高ストレスマ
イグレーション耐性及び良好なライン精度を特徴として
有し、集積回路構造の絶縁層に形成されたビアにおける
低抵抗アルミニウムプラグと、このアルミニウムプラグ
に電気的に接続されている絶縁層上のパターン形成可能
な導電層とを形成する改良された多段階方法が提供され
る。
【図面の簡単な説明】
【図1】図1は、本発明に係る形成方法を説明するフロ
ーチャートである。
【図2】図2は、絶縁層及びその内部に形成されたビア
を含む従来技術である集積回路構造を示す縦断面図であ
る。
【図3】図3は、アルミニウムプラグでビアを埋め込ん
で絶縁層上にアルミニウム層を形成するように、アルミ
ニウムを堆積した第1の工程後における図2の集積回路
構造を示す縦断面図である。
【図4】図4は、ビアにアルミニウムプラグを残すよう
に、絶縁層上に堆積されたアルミニウム層を除去した第
2の工程後における図3の集積回路構造を示す縦断面図
である。
【図5】図5は、ビアにおける下層のアルミニウムプラ
グに電気的に接続されるように、絶縁層上にパターン形
成可能な導電層を堆積させた第3の工程後における図4
の集積回路構造を示す縦断面図である。
【符号の説明】
4…集積回路構造、6…下層部分、10…絶縁層、14
…ビア、18…バリア層、20…アルミニウム表面層、
24…アルミニウムプラグ、30…パターン形成される
導電層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−157544(JP,A) 特開 昭61−237452(JP,A) 特開 平1−125847(JP,A) 特開 平4−65386(JP,A) 欧州特許出願公開488264(EP,A 2) (58)調査した分野(Int.Cl.7,DB名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/44 - 21/445 H01L 21/768 H01L 21/40 - 21/51

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 集積回路構造の絶縁層におけるビアの
    低抵抗アルミニウムプラグ(aluminum plug) と、このア
    ルミニウムプラグに電気的に接続され、前記絶縁層上に
    パターン形成された導電層との形成方法において、 a)集積回路構造の下層部分に、1個以上のビアを内部
    に有する絶縁層を設置する工程と、 b) i)前記ウエハを200℃未満の温度に維持しつつ、6イ
    ンチウエハに対する電力レベルを9〜17キロワットに
    維持してスパッタリングによりアルミニウムを前記絶縁
    層の上に形成し、 ii)前記ウエハを400〜600℃の温度に維持しつ
    つ、その上に、6インチウエハに対する電力レベルを1
    〜3キロワットに維持してスパッタリングによりアルミ
    ニウムを形成し、 iii)前記ウエハを400〜600℃の温度に維持しつ
    つ、その上に、6インチウエハに対する電力レベルを4
    〜17キロワットに維持してスパッタリングによりアル
    ミニウムを形成することにより、 前記集積回路構造上に十分なアルミニウムを堆積して、
    前記1個以上のビアをアルミニウムプラグで埋込み、前
    記絶縁層上にアルミニウム層を形成する工程と、 c)前記1個以上のビアに前記アルミニウムプラグを残
    すように、前記絶縁層の表面から前記アルミニウム層を
    除去する工程と、 d)350℃未満の温度で前記絶縁層上にアルミニウム
    層を堆積する段階を行い、前記絶縁層及び前記1個以上
    のビアの上に、1層以上のパターン形成可能な導電層
    を、前記アルミニウムプラグに電気的に接続されるよう
    に形成する工程とを備えることを特徴とする形成方法。
  2. 【請求項2】 集積回路構造体の絶縁層におけるビアの
    低抵抗アルミニウムプラグ(aluminum plug) と、このア
    ルミニウムプラグに電気的に接続され、前記絶縁層上に
    パターン形成された導電層との形成方法において、 a)集積回路構造の下層部分に、1個以上のビアを内部
    に有する絶縁層を設置する工程と、 b) i)前記ウエハを200℃未満の温度に維持しつつ、6イ
    ンチウエハに対する電力レベルを9〜17キロワットに
    維持してスパッタリングによりアルミニウムを前記絶縁
    層の上に、0.1〜3.0分間形成し、 ii)前記ウエハを400〜600℃の温度に維持しつ
    つ、その上に、6インチウエハに対する電力レベルを1
    〜3キロワットに維持してスパッタリングによりアルミ
    ニウムを、0.1〜10分間形成し、 iii)前記ウエハを400〜600℃の温度に維持しつ
    つ、その上に、6インチウエハに対する電力レベルを4
    〜17キロワットに維持してスパッタリングによりアル
    ミニウムを0.3〜0.4分間形成することにより、 前記集積回路構造上に十分なアルミニウムを堆積して、
    前記1個以上のビアをアルミニウムプラグで埋込み、前
    記絶縁層上にアルミニウム層を形成する工程と、 c)前記1個以上のビアに前記アルミニウムプラグを残
    すように、前記絶縁層の表面から前記アルミニウム層を
    除去する工程と、 d)350℃未満の温度で前記絶縁層上にアルミニウム
    層を堆積する段階を行い、前記絶縁層及び前記1個以上
    のビアの上に、1層以上のパターン形成可能な導電層
    を、前記アルミニウムプラグに電気的に接続されるよう
    に形成する工程とを備えることを特徴とする形成方法。
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0608628A3 (en) * 1992-12-25 1995-01-18 Kawasaki Steel Co Method for manufacturing a semiconductor device having a multi-layer interconnection structure.
US5652180A (en) * 1993-06-28 1997-07-29 Kawasaki Steel Corporation Method of manufacturing semiconductor device with contact structure
JP3382357B2 (ja) * 1993-08-27 2003-03-04 ヤマハ株式会社 配線形成方法
US5776827A (en) * 1993-08-27 1998-07-07 Yamaha Corporation Wiring-forming method
JPH07130852A (ja) * 1993-11-02 1995-05-19 Sony Corp 金属配線材料の形成方法
EP0660393B1 (en) * 1993-12-23 2000-05-10 STMicroelectronics, Inc. Method and dielectric structure for facilitating overetching of metal without damage to inter-level dielectric
US6285082B1 (en) * 1995-01-03 2001-09-04 International Business Machines Corporation Soft metal conductor
JPH08191054A (ja) * 1995-01-10 1996-07-23 Kawasaki Steel Corp 半導体装置及びその製造方法
US6001729A (en) * 1995-01-10 1999-12-14 Kawasaki Steel Corporation Method of forming wiring structure for semiconductor device
JP3318813B2 (ja) * 1995-02-13 2002-08-26 ソニー株式会社 多層配線形成方法
US5658829A (en) 1995-02-21 1997-08-19 Micron Technology, Inc. Semiconductor processing method of forming an electrically conductive contact plug
EP0793268A3 (en) * 1995-05-23 1999-03-03 Texas Instruments Incorporated Process for filling a cavity in a semiconductor device
US5604155A (en) * 1995-07-17 1997-02-18 Winbond Electronics Corp. Al-based contact formation process using Ti glue layer to prevent nodule-induced bridging
US6355554B1 (en) 1995-07-20 2002-03-12 Samsung Electronics Co., Ltd. Methods of forming filled interconnections in microelectronic devices
US5904559A (en) * 1996-03-06 1999-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional contact or via structure with multiple sidewall contacts
US6309971B1 (en) 1996-08-01 2001-10-30 Cypress Semiconductor Corporation Hot metallization process
US5883002A (en) * 1996-08-29 1999-03-16 Winbond Electronics Corp. Method of forming contact profile by improving TEOS/BPSG selectivity for manufacturing a semiconductor device
US6156645A (en) * 1996-10-25 2000-12-05 Cypress Semiconductor Corporation Method of forming a metal layer on a substrate, including formation of wetting layer at a high temperature
US5985746A (en) * 1996-11-21 1999-11-16 Lsi Logic Corporation Process for forming self-aligned conductive plugs in multiple insulation levels in integrated circuit structures and resulting product
EP0867940A3 (en) 1997-03-27 1999-10-13 Applied Materials, Inc. An underlayer for an aluminum interconnect
US5925225A (en) * 1997-03-27 1999-07-20 Applied Materials, Inc. Method of producing smooth titanium nitride films having low resistivity
US6069072A (en) * 1997-04-28 2000-05-30 Texas Instruments Incorporated CVD tin barrier layer for reduced electromigration of aluminum plugs
US6387805B2 (en) * 1997-05-08 2002-05-14 Applied Materials, Inc. Copper alloy seed layer for copper metallization
KR19990004918A (ko) * 1997-06-30 1999-01-25 김영환 반도체 장치의 다층 금속 배선 형성방법
US5882399A (en) * 1997-08-23 1999-03-16 Applied Materials, Inc. Method of forming a barrier layer which enables a consistently highly oriented crystalline structure in a metallic interconnect
JP3381767B2 (ja) * 1997-09-22 2003-03-04 東京エレクトロン株式会社 成膜方法および半導体装置の製造方法
US5994213A (en) * 1998-02-09 1999-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum plug process
US6339026B1 (en) * 1998-04-24 2002-01-15 Micron Technology, Inc. Semiconductor processing methods of polishing aluminum-comprising layers
US6079100A (en) * 1998-05-12 2000-06-27 International Business Machines Corporation Method of making a printed circuit board having filled holes and fill member for use therewith
US6187667B1 (en) 1998-06-17 2001-02-13 Cypress Semiconductor Corp. Method of forming metal layer(s) and/or antireflective coating layer(s) on an integrated circuit
US6522010B2 (en) 1998-06-30 2003-02-18 Micron Technology, Inc. Semiconductor constructions comprising aluminum-containing layers
US6009620A (en) * 1998-07-15 2000-01-04 International Business Machines Corporation Method of making a printed circuit board having filled holes
US6187673B1 (en) * 1998-09-03 2001-02-13 Micron Technology, Inc. Small grain size, conformal aluminum interconnects and method for their formation
JP2000150653A (ja) * 1998-09-04 2000-05-30 Seiko Epson Corp 半導体装置の製造方法
US6638856B1 (en) 1998-09-11 2003-10-28 Cypress Semiconductor Corporation Method of depositing metal onto a substrate
JP3533968B2 (ja) 1998-12-22 2004-06-07 セイコーエプソン株式会社 半導体装置の製造方法
US6352620B2 (en) 1999-06-28 2002-03-05 Applied Materials, Inc. Staged aluminum deposition process for filling vias
US6372645B1 (en) 1999-11-15 2002-04-16 Taiwan Semiconductor Manufacturing Company Methods to reduce metal bridges and line shorts in integrated circuits
US6627541B1 (en) * 1999-12-15 2003-09-30 Texas Instruments Incorporated Reflow method for construction of conductive vias
KR100326253B1 (ko) * 1999-12-28 2002-03-08 박종섭 반도체 소자의 캐패시터 형성방법
US6455427B1 (en) 1999-12-30 2002-09-24 Cypress Semiconductor Corp. Method for forming void-free metallization in an integrated circuit
US6969448B1 (en) 1999-12-30 2005-11-29 Cypress Semiconductor Corp. Method for forming a metallization structure in an integrated circuit
US7632729B2 (en) * 2006-09-27 2009-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device performance enhancement
KR101017043B1 (ko) * 2008-08-19 2011-02-23 매그나칩 반도체 유한회사 반도체 소자 및 그의 제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0199030A3 (de) * 1985-04-11 1987-08-26 Siemens Aktiengesellschaft Verfahren zum Herstellen einer Mehrlagenverdrahtung von integrierten Halbleiterschaltungen mit mindestens einer aus einer Aluminiumlegierung bestehenden Leitbahnebene mit Kontaktlochauffüllung
US4619887A (en) * 1985-09-13 1986-10-28 Texas Instruments Incorporated Method of plating an interconnect metal onto a metal in VLSI devices
JPH01125847A (ja) * 1987-11-10 1989-05-18 Fujitsu Ltd 半導体装置およびその製造方法
US4879257A (en) * 1987-11-18 1989-11-07 Lsi Logic Corporation Planarization process
US5108951A (en) * 1990-11-05 1992-04-28 Sgs-Thomson Microelectronics, Inc. Method for forming a metal contact
JPH03185829A (ja) * 1989-12-15 1991-08-13 Hitachi Ltd 半導体集積回路装置及びその製造方法
US5026666A (en) * 1989-12-28 1991-06-25 At&T Bell Laboratories Method of making integrated circuits having a planarized dielectric
MY107855A (en) * 1990-07-06 1996-06-29 Tsubouchi Kazuo Metal film forming method.
JPH04363024A (ja) * 1990-11-30 1992-12-15 Toshiba Corp 半導体装置の製造方法
US5124780A (en) * 1991-06-10 1992-06-23 Micron Technology, Inc. Conductive contact plug and a method of forming a conductive contact plug in an integrated circuit using laser planarization

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KR100303873B1 (ko) 2001-11-30
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KR940004799A (ko) 1994-03-16
US5288665A (en) 1994-02-22

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