KR101017043B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 고온 공정을 포함하는 반도체 소자의 제조방법에 있어서, 금속배선의 힐락형 결함을 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 금속배선과, 상기 금속배선 상에 형성된 인장응력을 갖는 하드 마스크와, 상기 하드 마스크 상에 형성된 절연막을 포함하는 반도체 소자를 제공한다.
반도체 소자, 금속배선, 알루미늄, 인장응력
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 금속배선 형성방법, 더욱 상세하게는 고온 공정을 포함하는 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 이미지 센서, 그리고 메모리 소자와 같은 반도체 소자는 정보를 쓰고 읽는 신호를 전달하기 위해 여러 개의 금속배선을 필요로 하고 있다. 각각의 금속배선은 정보를 보다 간단하고 편리하게 전달하기 위해 다층의 금속박막으로 형성한다.
반도체 소자의 금속배선은 전기적 특성을 개선시키기 위하여 보편적으로 서로 다른 금속막, 즉 이종의 금속막으로 형성하고 있다. 금속배선을 이종의 금속막으로 형성하기 위해서는 이종의 금속막 간의 접착력을 향상시키거나 전기적인 저항 특성을 감소시키기 위해 금속막 형성 전 또는 후에 고온 열처리공정을 실시하고 있다.
그러나, 고온 열처리공정에 의해 금속배선에 힐락형 결함(hillock type defect)이 발생된다. 힐락형 결함이라 함은 고온의 열처리공정에 의해 금속입자들의 진동이 증가하게 되고, 이로 인해 금속입자들의 원자 재배열이 발생하여 입자들이 재결정화를 일으킴으로써 표면 상에서 나타나는 입자의 뭉쳐짐에 의해 발생되는 결함을 의미한다. 힐락형 결함은 반도체 소자의 동작 신뢰성에 치명적인 악영향을 끼친다. 힐락형 결함이 발생하게 되면, EM(Electromigration) 내성 특성이 저감되고 금속막의 단면적을 감소시킴으로써 금속배선의 단선을 유발시키게 되는 문제점이 있다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 고온 공정을 포함하는 반도체 소자의 제조방법에 있어서, 금속배선의 힐락형 결함을 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 금속배선과, 상기 금속배선 상에 형성된 인장응력을 갖는 하드 마스크와, 상기 하드 마스크 상에 형성된 절연막을 포함하는 반도체 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 금속막을 형성하는 단계와, 상기 금속막 상에 인장응력을 갖는 하드 마스크를 형성하는 단계와, 열처리 단계와, 상기 하드 마스크를 식각하여 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 상기 금속막을 식각하여 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 기판을 준비하는 단계와, 상기 기판 상에 350∼500℃의 온도에서 알루미늄막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 금속배선의 상부에 형성되는 하드 마스크로 인장응력(tensile stress) 특성을 갖는 물질을 사용함으로써 고온 열처리공정으로 인해 발생되는 힐락형 결함을 개선시킬 수 있다.
둘째, 본 발명에 의하면, 금속배선의 상부에 형성되는 금속간 절연막의 두께를 비교적 두껍게 형성함으로써 고온 열처리공정으로 인해 발생되는 힐락형 결함을 개선시킬 수 있다.
셋째, 본 발명에 의하면, 금속배선으로 사용되는 금속막의 증착 온도를 비교적 높게, 증착 시간을 길게 가져감으로써 고온 열처리공정으로 인해 발생되는 힐락형 결함을 개선시킬 수 있다.
넷째, 본 발명에 의하면, 금속배선으로 사용되는 금속막의 증착 두께를 비교적 얇게 형성함으로써 고온 열처리공정으로 인해 발생되는 힐락형 결함을 개선시킬 수 있다.
도 1 및 도 2는 시모스 이미지 센서에서 알루미늄 배선에 발생된 힐락형 결함을 설명하기 위해 도시한 도면이다. 도 1의 (b)는 (a)의 '111'를 확대한 도면이고, (c)는 '112'를 확대한 도면이다. 도 2의 (b)는 (a)의 '113'를 확대한 도면이다.
도 1 및 도 2에서와 같이, 시모스 이미지 센서의 제조방법에서 고온 열처리공정을 실시하는 경우 알루미늄 배선에 힐락형 결함이 발생된다. 알루미늄 배선에 발생되는 힐락형 결함에는 도 1의 (b)에 도시된 표면 거칠기(surface roughness) 증가, (c)에 도시된 'M 결함(M defect)', 도 2의 (b)에 도시된 'U 결함(U defect)이 있다.
도 1 및 도 2에서와 같은 힐락형 결함이 더욱 심화되는 경우, 도 3의 '114'와 같이 어느 특정 부위에서 알루미늄 배선의 끊어짐이 유발되어 전기적인 특성이 저하된다.
따라서, 본 발명에서는 고온 열처리공정으로 인해 발생되는 힐락형 결함을 개선시킬 수 있는 방법을 제안한다. 첫째, 금속배선의 상부에 형성되는 하드 마스크로 인장응력(tensile stress) 특성을 갖는 물질을 사용한다. 둘째, 금속간 절연막의 두께를 비교적 두껍게 형성한다. 셋째, 금속배선으로 사용되는 금속막의 증착 온도를 비교적 높게, 증착 시간을 길게 가져간다. 넷째, 금속막의 증착 두께를 비교적 얇게 형성한다.
알루미늄 배선을 예로 들어 힐락형 결함을 개선시킬 수 있는 방법에 대해 설명하기로 한다.
도 4는 알루미늄 배선의 상부에 하드 마스크(hard mask)로 인장응력 또는 낮은 압축(less compressive) 특성을 갖는 막을 사용하는 경우 'U 결함'이 개선됨을 보여주는 도표이다. 여기서, 하드 마스크라 함은 금속막 식각공정시 식각 마스크로 사용되는 감광막 패턴의 식각 특성을 개선시키기 위해 식각 장벽층으로 기능하는 막이다.
도 4는 선폭이 '0.5㎛ 이하(<0.5㎛)', '0.5㎛~1㎛(0.5㎛~1㎛)', '1㎛ 이 상(>1㎛)'인 알루미늄 배선 상에 형성되는 하드 마스크의 물질에 따른 'U 결함' 발생률을 보여주고 있다. 하드 마스크 물질로 기준시편(BASE LINE) 대비 높은 압축(MORE COMP) 특성을 갖는 물질을 사용하는 경우에 비해 낮은 압축(LESS COMP) 특성을 갖는 물질을 사용하는 경우 'U 결함' 발생률이 현저하게 감소하는 것을 알 수 있다.
도 5는 알루미늄 배선의 증착 두께에 따른 'U 결함' 발생률을 보여주는 도표이다. 알루미늄 배선의 두께가 3500Å일 때보다 1700Å일 때 'U 결함' 발생률이 감소한 것을 알 수 있다. 즉, 알루미늄 배선의 두께가 감소할수록 'U 결함' 발생률은 감소한다.
도 6은 알루미늄 배선의 증착 온도와 시간에 따른 'U 결함' 발생률을 보여주는 도표이다. 알루미늄 배선의 증착 온도를 기준시편(BASE)(350℃) 대비 400℃로 승온시켜 증착공정을 진행하고, 증착 시간 또한 기준시편(BASE) 대비 증가시키는 경우 'U 결함' 발생률이 감소한 것을 알 수 있다. 즉, 알루미늄 배선의 증착 온도가 높을수록, 증착 시간이 길수록 'U 결함' 발생률은 현저하게 감소하는 것을 알 수 있다.
도 7은 알루미늄 배선 상에 형성되는 절연막, 즉 금속간 절연막(IMD)의 두께에 따른 'U 결함' 발생률을 보여주는 도표이다. 금속간 절연막의 두께가 기준시편(3K, 여기서, K는 1000Å) 대비 4.5KÅ, 6KÅ으로 갈수록 'U 결함' 발생률이 감소한 것을 알 수 있다. 즉, 금속간 절연막의 두께가 증가할수록 'U 결함' 발생률이 현저하게 감소한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층, 영역 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층, 영역 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 층을 나타낸다.
실시예
도 8은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위해 도시한 단면도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 반도체 소자는 기판(120) 상에 형성된 금속배선(122A)과, 금속배선(122A) 상에 형성된 인장응력을 갖는 하드 마스크(123A)와, 하드 마스크(123A) 상에 형성된 절연막(124)을 포함한다. 또한, 본 발명의 실시예에 따른 반도체 소자는 금속배선(122A) 하부에 형성된 장벽층(121A)을 더 포함할 수 있다.
금속배선(122A)은 전도성을 갖는 금속막들 중 선택된 어느 하나의 금속막으로 형성될 수 있다. 바람직하게는 알루미늄막으로 형성된다. 알루미늄막은 비교적 얇게 형성된다. 바람직하게 3000Å 이하, 더욱 바람직하게는 3000Å~1000Å의 두께로 형성된다.
하드 마스크(123A)는 인장응력을 갖는 절연막들 중 선택된 어느 하나의 막으 로 형성된다. 바람직하게, 인장응력을 갖는 절연막으로는 실리콘산화질화막(SiON), 실리콘질화막(SiN) 또는 실리콘탄화막(SiC) 중 선택된 어느 하나의 인장응력막이 사용된다.
절연막(124)은 금속간 절연막으로서, 산화막 계열의 절연막으로 형성된다. 예컨대, BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), HDP(High Density Plasma)막 중 선택된 어느 하나의 막으로 형성된다. 절연막(124)은 3500Å 이상의 두께, 바람직하게는 3500Å~10000Å 두께로 형성된다.
장벽층(121A)은 알루미늄막으로 형성된 금속배선(122A)과 하부층(미도시), 예컨대 절연층 간의 접착력을 증대시키는 역할을 한다. 장벽층(121A)은 티타늄막(Ti), 탄탈륨(Ta), 티타늄막(Ti)과 티타늄질화막(TiN) 적층구조(Ti/TiN), 탄탈륨(Ta)과 탄탈륨질화막(TiN)의 적층 구조(Ta/TaN), 텅스텐질화막(WN), 알루미늄(Al), 실리콘(Si) 및 티타늄(Ti)이 함유된 질화막(AlSiTiN), 니켈(Ni)과 티타늄(Ti)의 혼합막(NiTi), 티타늄(Ti)과 보론(B)이 함유된 질화막(TiBN), 지르코늄(Zr)과 보론(B)이 함유된 질화막(ZrBN), 티타늄(Ti)과 알루미늄(Al)이 혼합된 질화막(TiAlN) 또는 티타늄(Ti)과 보론(B)의 혼합막(TiB2) 중 선택된 어느 하나로 형성된다.
이하, 본 발명의 실시예에 따른 반도체 소자의 제조방법에 대해 설명하기로 한다.
도 9a 내지 도 9c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도이다.
먼저, 도 9a에 도시된 바와 같이, 기판(120)을 준비한다. 기판(120)은 반도체 소자에 따라 반도체 기판이거나 유리기판일 수 있다. 기판(120) 내 및 상부에는 반도체 소자에 따라 필요한 소자들이 형성될 수 있다. 예컨대, 시모스 이미지 센서의 경우 포토다이오드들, 접합영역들, 트랜지스터들, 그리고 층간 절연막들이 형성된다.
이어서, 기판(120) 상에 장벽층(121)을 형성한다. 장벽층(121)은 티타늄막(Ti), 탄탈륨(Ta), 티타늄막(Ti)과 티타늄질화막(TiN) 적층구조(Ti/TiN), 탄탈륨(Ta)과 탄탈륨질화막(TiN)의 적층 구조(Ta/TaN), 텅스텐질화막(WN), 알루미늄(Al), 실리콘(Si) 및 티타늄(Ti)이 함유된 질화막(AlSiTiN), 니켈(Ni)과 티타늄(Ti)의 혼합막(NiTi), 티타늄(Ti)과 보론(B)이 함유된 질화막(TiBN), 지르코늄(Zr)과 보론(B)이 함유된 질화막(ZrBN), 티타늄(Ti)과 알루미늄(Al)이 혼합된 질화막(TiAlN) 또는 티타늄(Ti)과 보론(B)의 혼합막(TiB2) 중 선택된 어느 하나로 형성한다.
이어서, 장벽층(121) 상에 금속막(122)으로 알루미늄막을 형성한다. 알루미늄막은 350℃~500℃의 온도에서 형성한다. 이때, 증착시간은 1초~120초 동안 실시한다. 알루미늄막은 바람직하게 3000Å 이하, 더욱 바람직하게는 3000Å~10000Å의 두께로 형성한다.
이어서, 금속막(122) 상에 하드 마스크로 기능하는 인장응력을 갖는 절연막(123)을 형성한다. 이때, 인장응력을 갖는 절연막(123)은 실리콘산화질화막(SiON), 실리콘질화막(SiN) 또는 실리콘탄화막(SiC) 중 선택된 어느 하나로 형성한다.
이어서, 금속막(122)과 장벽층(121) 간의 접착력, 금속막(122)과 절연막(123) 간의 접착력, 또는 반도체 소자 내에서 이종 물질로 이루어진 금속막 간의 접착력을 높이기 위해 열처리공정을 실시한다. 열처리공정은 퍼니스 어닐공정(furnace anneal) 또는 급속열처리공정(Rapid Thermal Process, RTP)으로 실시할 수 있다.
한편, 금속막(122)과 절연막(123) 사이에 반사 방지막을 더 형성할 수도 있다.
이어서, 도 9b에 도시된 바와 같이, 감광막 패턴을 형성한 후, 감광막 패턴을 이용한 식각공정을 실시하여 절연막(123)을 식각하여 하드 마스크(123A)를 형성한다.
이어서, 하드 마스크(123A)를 식각 마스크로 이용한 식각공정을 실시하여 금속막(122)과 장벽층(121)을 순차적으로 식각한다. 이로써, 금속배선(122A)이 형성된다.
이어서, 도 9c에 도시된 바와 같이, 하드 마스크(123A)를 포함하는 기판(120) 상에 절연막(124)을 형성한다. 절연막(124)은 산화막 계열의 절연막으로 형성된다. 예컨대, BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), HDP(High Density Plasma)막 중 선택된 어느 하나의 막으로 형성된다. 절연막(124)은 3500Å 이상의 두께, 바람직하게는 3500Å~10000Å 두께로 형성한다.
이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 이렇듯, 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1 내지 도 3은 시모스 이미지 센서에서 알루미늄 배선에 발생된 힐락형 결함을 설명하기 위해 도시한 도면.
도 4는 알루미늄 배선의 상부에 낮은 압축 특성을 갖는 막을 사용하는 경우 'U 결함'이 개선됨을 보여주는 도표.
도 5는 알루미늄 배선의 증착 두께에 따른 'U 결함' 발생률을 보여주는 도표.
도 6은 알루미늄 배선의 증착 온도와 시간에 따른 'U 결함' 발생률을 보여주는 도표.
도 7은 알루미늄 배선 상에 형성되는 금속간 절연막의 두께에 따른 'U 결함' 발생률을 보여주는 도표.
도 8은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도.
도 9a 내지 도 9c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
120 : 기판
121, 121A : 장벽층
122 : 금속막
122A : 금속배선
123 : 절연막(인장응력을 갖는 절연막)
123A : 하드 마스크
124 : 절연막(금속간 절연막)
Claims (20)
- 금속배선;상기 금속배선 상에 형성된 인장응력을 갖는 하드 마스크; 및상기 하드 마스크 상에 형성된 절연막을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 금속배선은 알루미늄막으로 형성된 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 하드 마스크는 실리콘 산화 질화막(SiON), 실리콘 질화막(SiN) 또는 실리콘 탄화막(SiC) 중에서 선택된 어느 하나로 이루어진 반도체 소자.
- 제 3 항에 있어서,상기 금속배선의 하부에 형성된 장벽층을 더 포함하는 반도체 소자.
- 제 3 항에 있어서,상기 금속배선은 3000~1000Å의 두께로 형성된 반도체 소자.
- 제 3 항에 있어서,상기 절연막은 3500~10000Å 두께로 형성된 반도체 소자.
- 기판 상에 금속막을 형성하는 단계;상기 금속막 상에 인장응력을 갖는 하드 마스크를 형성하는 단계;열처리 단계;상기 하드 마스크를 식각하여 하드 마스크 패턴을 형성하는 단계; 및상기 하드 마스크 패턴을 식각 마스크로 상기 금속막을 식각하여 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 금속막은 알루미늄막으로 형성하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 하드 마스크는 실리콘산화질화막(SiON), 실리콘질화막(SiN) 또는 실리콘탄화막(SiC) 중에서 선택되는 어느 하나로 형성하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 금속막은 3000~1000Å의 두께로 형성하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 금속막을 형성하는 단계 전,상기 기판에 장벽층을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 금속막은 350~500℃의 온도에서 형성하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 금속배선을 형성하는 단계 후,상기 하드 마스크 패턴을 포함하는 상기 기판 상에 3500~10000Å 두께로 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
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| US5288665A (en) * | 1992-08-12 | 1994-02-22 | Applied Materials, Inc. | Process for forming low resistance aluminum plug in via electrically connected to overlying patterned metal layer for integrated circuit structures |
| US7300891B2 (en) * | 2005-03-29 | 2007-11-27 | Tokyo Electron, Ltd. | Method and system for increasing tensile stress in a thin film using multi-frequency electromagnetic radiation |
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