KR940004728A - 반도체 소자의 콘택형성 방법 - Google Patents

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Abstract

반도체 물질의 몸체위에 폴리실리콘의 캡핑 및 무경계 콘택을 형성시키는 방법은 몸체의 표면에 도핑되지 않은 폴리실리콘 층을 증착시키는 것과 몸체의 표면을 통하는 개구부를 형성하는 것을 포함한다. 그리고, 개구부의 측벽은 실리콘 질화물의 층으로 코팅되고 콘택을 형성하는 도핑된 폴리실리콘으로 채워진다. 도핑된 폴리실리콘과 도핑되지 않은 폴리실리콘은 도핑되지 않은 폴리실리콘에서보다 도핑된 폴리실리콘에서의 부분이 두껍게 되도록 이산화 실리콘의 층을 형성시키기 위하여 산화성 분위기에서 가열된다. 이산화 실리콘 층은 캡핑층처럼 도핑된 폴리실리콘상의 두꺼운 부분은 남겨두고 얇은 부분을 제거하도록 에칭된다. 도핑되지 않은 폴리실리콘은 에칭되고 유전체 물질의 층은 몸체위에 증착되고 도핑된 폴리실리콘 콘택을 감싼다.

Description

반도체 소자의 콘택형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1-6도는 무경계 콘택으로 소자를 형성시키는 본 발명의 방법에 대한 여러가지 단계를 도시한, 반도체 소자의 단면도이다.

Claims (16)

  1. 반도체 물질의 몸체위에 반도체 소자 도체콘택을 형성하는 방법에 있어서, 몸체의 표면상에 도핑되지 않은 폴리실리콘의 층을 형성하고, 도핑되지 않은 폴리실리콘 층에서 몸체의 표면까지 개구부를 형성하고, 상기 개구부를 도핑된 폴리실리콘으로 채우고, 이산화 실리콘 층의 두께가 도핑되지 않은 폴리실리콘 상부에서 보다 도핑된 폴리실리콘 상부에서 두껍도록 도핑된 폴리실리콘과 도핑되지 않은 폴리실리콘 위에 이산화 실리콘 층을 형성시키고, 도핑된 폴리실리콘상의 이산화 실리콘의 부분은 남겨두고 도핑되지 않은 폴리실리콘상의 모든 이산화실리콘 층을 제거하고, 도핑되지 않은 폴리실리콘 층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 물질의 몸체위에 반도체 소자 도체콘택을 형성하는 방법.
  2. 제1항에 있어서, 도핑되지 많은 폴리실리콘 위에서 보다 도핑된 폴리실리콘 위의 이산화 실리콘 층이 두껍게 형성되도록 산화성 분위기에서 폴리실리콘을 가열함으로써 이산화 실리콘의 층이 폴리실리콘상에 형성되는 것을 특징으로 하는 반도체 물질의 몸체위에 반도체 소자 도체콘택을 형성하는 방법.
  3. 제2항에 있어서, 도핑된 폴리실리콘으로 개구부를 채우기 전에 실리콘 질화물의 층으로 도핑되지 않은 폴리실리콘 층내의 개구부 측벽을 코딩하는 단계를 더 포함하는 것을 특징으로 하는 반도체 물질의 몸체위에 반도체 소자 도체콘택을 형성하는 방법.
  4. 제3항에 있어서, 도핑된 폴리실리콘은 약 5×1020불순물/㎤의 도판트 농도를 가지는 것을 특징으로 하는 반도체 물질의 몸체위에 반도체 소자 도체콘택을 형성하는 방법.
  5. 제4항에 있어서, 이산화 실리콘 층은 스팀에서 700℃ 및 900℃사이의 온도에서 형성되는 것을 특징으로 하는 반도체 물질의 몸체위에 반도체 소자 도체콘택을 형성하는 방법.
  6. 제5항에 있어서, 도핑되지 않은 폴리실리콘이 제거된 후에 도핑된 폴리실리콘을 감싸고 있는 몸체의 표면상에 이산화 실리콘의 층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 물질의 몸체위에 반도체 소자 도체콘택을 형성하는 방법.
  7. 제6항에 있어서, 도핑된 폴리실리콘의 표면을 평면이 되도록 하기 위하여 도핑된 폴리실리콘을 감싸고 있는 이산화 실리콘 층의 표면을 평면화 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 물질의 몸체위에 반도체 소자 도체콘택을 형성하는 방법.
  8. 반도체 물질의 몸체표면에 도체콘택을 형성하는 방법에 있어서, 몸체표면에 도핑되지 않은 폴리실리콘의 층을 증착시키고, 도핑되지 않은 폴리실리콘 층을 통하여 몸체표면까지 개구부를 형성하고, 개구부의 측벽을 실리콘 질화물의 층으로 코팅하고, 개구부의 나머지 부분을 도핑된 폴리실리콘으로 채우고, 도핑되지 않은 폴리실리콘보다 도핑된 폴리실리콘 위에서의 이산화 실리콘 층을 두껍게 형성하기 위하여 산화성 분위기에서 도핑된 폴리실리콘과 도핑되지 않은 폴리실리콘을 가열시키고, 도핑된 폴리실리콘상의 이산화 실리콘 층의 부분만 남기고 도핑되지 않은 폴리실리콘상의 이산화 실리콘 층의 부분을 제거하도록 이산화 실리콘 층을 에칭하고, 도핑되지 않은 폴리실리콘을 제거하고, 도핑된 폴리실리콘을 둘러싸고 있는 몸체표면상에 유전체 물질의 층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 물질의 몸체표면에 도체콘택을 형성하는 방법.
  9. 제8항에 있어서, 도핑된 실리콘은 약 5×2020불순물/㎤의 도판트 농도를 가지는 것을 특징으로 하는 반도체 물질의 몸체표면에 도체콘택을 형성하는 방법.
  10. 제9항에 있어서, 이산화 실리콘층은 스팀에서 700℃와 900℃사이의 온도에서 형성되는 것을 특징으로 하는 반도체 물질의 몸체표면에 도체콘택을 형성하는 방법.
  11. 제8항에 있어서, 도핑되지 않은 폴리실리콘 층내에 제공되는 개구부를 가지도록 도핑되지 않은 폴리실리콘위에 마스킹 층을 형성함으로써 개구부가 도핑되지 않는 폴리실리콘내에 형성되고, 마스킹 층내의 개구부를 통하여 도핑되지 않은 폴리실리콘 층을 에칭하는 것을 특징으로 하는 반도체 믈질의 몸체표면에 도체콘택을 형성하는 방법.
  12. 제11항에 있어서, 도핑되지 않은 폴리실리콘 층은 적당한 부식제로 에칭됨으로써 제거되는 것을 특징으로 하는 반도체 물질의 몸체표면에 도체콘택을 형성하는 방법.
  13. 제8항에 있어서, 유전체 층은 몸체표면위에 증착된 이산화 실리콘의 층인 것을 특징으로 하는 반도체 물질의 몸체표면 도체콘택을 형성하는 방법.
  14. 제13항에 있어서, 도핑된 폴리실리콘의 표면은 평면 하기 위하여 도핑된 폴리실리콘을 둘러싸고 있는 이산화 실리콘 층의 표면을 평면화 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 물질의 몸체표면에 도체콘택을 형성하는 방법.
  15. 제1항의 방법에 따른 공정에 의해 제조된 반도체 소자.
  16. 제8항의 방법에 따른 공정에 의해 제조된 반도체 소자.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2720796B2 (ja) * 1994-11-15 1998-03-04 日本電気株式会社 半導体装置の製造方法
US5627103A (en) * 1995-03-02 1997-05-06 Sony Corporation Method of thin film transistor formation with split polysilicon deposition
US6103572A (en) * 1997-02-07 2000-08-15 Citizen Watch Co., Ltd. Method of fabricating a semiconductor nonvolatile storage device
WO1999004427A1 (de) * 1997-07-15 1999-01-28 Infineon Technologies Ag Kontaktierung einer halbleiterzone
JP3090198B2 (ja) * 1997-08-21 2000-09-18 日本電気株式会社 半導体装置の構造およびその製造方法
US6057216A (en) * 1997-12-09 2000-05-02 International Business Machines Corporation Low temperature diffusion process for dopant concentration enhancement
US6215190B1 (en) * 1998-05-12 2001-04-10 International Business Machines Corporation Borderless contact to diffusion with respect to gate conductor and methods for fabricating
US6261924B1 (en) 2000-01-21 2001-07-17 Infineon Technologies Ag Maskless process for self-aligned contacts
US6940134B2 (en) * 2002-07-02 2005-09-06 International Business Machines Corporation Semiconductor with contact contacting diffusion adjacent gate electrode

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1388926A (en) * 1972-03-04 1975-03-26 Ferranti Ltd Manufacture of silicon semiconductor devices
US4127931A (en) * 1974-10-04 1978-12-05 Nippon Electric Co., Ltd. Semiconductor device
JPS5922380B2 (ja) * 1975-12-03 1984-05-26 株式会社東芝 ハンドウタイソシノ セイゾウホウホウ
JPS54158167A (en) * 1978-06-05 1979-12-13 Toshiba Corp Manufacture of semiconductor device
US4694561A (en) * 1984-11-30 1987-09-22 American Telephone And Telegraph Company, At&T Bell Laboratories Method of making high-performance trench capacitors for DRAM cells
US4717678A (en) * 1986-03-07 1988-01-05 International Business Machines Corporation Method of forming self-aligned P contact
US4927779A (en) * 1988-08-10 1990-05-22 International Business Machines Corporation Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell and fabrication process therefor
US5198386A (en) * 1992-06-08 1993-03-30 Micron Technology, Inc. Method of making stacked capacitors for DRAM cell

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Publication number Publication date
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EP0585640A3 (en) 1994-11-09
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DE69322024D1 (de) 1998-12-17
JPH0824111B2 (ja) 1996-03-06
US5464793A (en) 1995-11-07
TW214610B (en) 1993-10-11
ATE173357T1 (de) 1998-11-15
KR100290691B1 (ko) 2001-06-01
DE69322024T2 (de) 1999-04-08

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