KR950021477A - 반도체 장치의 캐패시터 제조방법 - Google Patents

반도체 장치의 캐패시터 제조방법 Download PDF

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KR950021477A
KR950021477A KR1019930031881A KR930031881A KR950021477A KR 950021477 A KR950021477 A KR 950021477A KR 1019930031881 A KR1019930031881 A KR 1019930031881A KR 930031881 A KR930031881 A KR 930031881A KR 950021477 A KR950021477 A KR 950021477A
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polysilicon layer
thermal oxide
forming
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KR1019930031881A
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Inventor
김종식
김용학
Original Assignee
김주용
현대전자산업 주식회사
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Abstract

본 발명은 반도체 장치의 캐패시터 제조 방법에 관한 것으로서, 캐패시터 콘택홀을 메우는 폴리 실리콘층 패턴을 형성한 후, 상기 폴리 실리콘층 패턴의 측벽에 스페이서를 형성하고, 상기 폴리 실리콘층 패턴의 상측 모서리와 폴리 스페이서를 소정 두께 열산화시켜 열산화막을 형성한 후, 그다음 상기 열산화막을 전면 식각하여 상기 폴리 실리콘층 패턴의 중심 부분을 노출시키는 열산화막 패턴을 형성하고, 상기 열산화막 패턴을 마스크로하여 상기 폴리 실리콘층 패턴을 소정 두께 제거하여 실린더형 저장 전극을 형성하였으므로, 식각 공정시의 마스크가 필요없이 제조공정이 간단하고, 저장 전극의 표면이 식각공정시 손상되지 않아 누설 전류가 감소되며, 유전막과의 계면 상태가 양호하여 유전막 파괴 전압이 증가되어 캐패시터의 신뢰성이 향상된다.

Description

반도체 장치의 캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 (A)~(G)는 본 발명에 따른 반도체 장치의 제조 공정도.

Claims (3)

  1. 반도체 기판상에 형성되어 있는 층간 절연막의 캐패시터 콘택으로 예정된 부분을 제거하여 콘택홀을 형성하는 공정과, 상기 콘택홀을 메꾸는 폴리 실리콘층을 형성하는 공정과, 상기 폴리 실리콘층 상에 산화막을 형성하는 공정과, 상기 산화막 상에 질화막을 형성하는 공정과, 상기 폴리 실리콘층의 저장전극으로 예정된 부분이 남도록 상기 질화막과 산화막 및 폴리 실리콘층의 소정 부분을 순차적으로 식각하는 공정과, 상기 식각되고 남은 폴리실리콘층 패턴의 측벽에 도전 스페이서를 형성하는 공정과, 상기 도전 스페이서와 상기 폴리 실리콘층 패턴의 상측 모서리를 소정 두께 열산화시켜 에지 부분이 상대적으로 두꺼운 열산화막을 형성하는 공정과, 상기 질화막을 제거하는 공정과, 상기 열산화막을 소정 두께 전면 식각하여 상기 폴리실리콘층 패턴의 중심 부분을 노출시키는 열산화막 패턴을 형성하는 공정과, 상기 노출되어 있는 폴리 실리콘층을 소정 두께 제거하여 실린더 형상의 저장 전극을 형성하는 공정과, 상기 열산화막 패턴을 제거하는 공정을 구비하는 반도체 장치의 캐패시터 제조 방법.
  2. 제1항에 있어서, 상기 도전 스페이서를 폴리 실리콘 또는 비정질 실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
  3. 제1항에 있어서, 상기 실린더형 저장 전극을 형성한 후, 상기 저장 전극의 노출되어 있는 내측표면을 소정 두께 열산화시킨 후, 상기 열산화막 패턴의 제거 공정에서 함께 제거하는 공정을 추가로 구비하여 상기 저장 전극의 표면 손상을 보상하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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