KR100363295B1 - 반도체 소자 - Google Patents

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Abstract

반도체 물질의 몸체 위에 폴리실리콘의 캡핑 및 무경계 콘택을 형성하는 방법은 몸체 표면에 도핑되지 않은 폴리실리콘층을 증착시키는 단계와 몸체 표면을 관통하는 개구부를 형성하는 단계를 포함한다. 그리고, 실리콘 질화물층으로 개구부 측벽을 코팅하고 도핑된 폴리실리콘으로 채워 콘택을 형성한다. 도핑된 폴리실리콘과 도핑되지 않은 폴리실리콘은 도핑되지 않은 폴리실리콘에서보다 도핑된 폴리실리콘 부분에서 이산화실리콘층의 두께가 두껍게 형성하기 위해 산화 분위기에서 가열처리한다. 이산화실리콘층은 캡핑층처럼 도핑된 폴리실리콘상의 두꺼운 부분은 남겨두고 얇은 부분은 제거되도록 에칭처리한다. 도핑되지 않은 폴리실리콘은 에칭되고 유전체 물질층은 몸체 위에 증착되어 도핑된 폴리실리콘 콘택을 감싼다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 전도성 콘택을 형성하는 방법, 특히 직접회로와 같은 반도체 소자에 캡핑 및 무경계 콘택을 형성하는 방법에 관한 것이다.
반도체 소자의 콘택은 몸체에 전도성 콘택을 형성하는 반도체 몸체 표면상의 전도성 영역에서 또는 몸체내의 전도성 영역이다. 캡핑(capped) 콘택은 절연물질에 의해 완전하게 감싸인 콘택이다. 무경계(borderless) 콘택은 반도체 소자의 절연부 또는 게이트 영역을 포갤 수 있는 콘택이다. DRAM과 같은 고밀도 집적회로에 있어서, 이러한 캡핑 및 무경계 콘택 형성은, 특히 실물 크기의 제조 공정에서 매우 어렵다. 그러나, DRAM과 같은 고밀도 형태의 집적회로에서는 이러한 콘택을 필요로 한다. 특히, 변환 트랜지스터로부터 저장 전극으로의 내부 노드 콘택은 이러한 캡핑 및 무경계 콘택을 필요로 한다. 캡핑은 예를 들어 DRAM 메모리내의 비트라인에 필요한 콘택 영역 위를 다른 도체층이 교차하도록 하는데 요구된다. 캡핑 및 무경계 콘택을 형성하는 기술은 도핑된 폴리실리콘으로 콘택을 형성하는 기술이다. 도핑된 폴리실리콘 콘택 영역은 도핑되지 않은(진성) 폴리실리콘내의 개구부에 형성된다. 도핑되지 않은 폴리실리콘은 중첩 또는 무경계가 가능하도록 게이트 캡슐 또는 절연부를 선택하여 쉽게 에칭될 수 있다. 그러나, 도핑되지 않은 폴리실리콘은 제거되고, 이산화실리콘과 같은 유전 상수가 낮은 절연 물질로 대체되어야 한다. 도핑된 콘택영역에 손상을 주지 않고 도핑되지 않은 폴리실리콘을 제거하기 위한 표준 마스킹 시스템은 제어하기 힘들고, 또한 특수한 선택성의 에천트를 필요로 한다. 따라서 상대적으로 실행이 간단하고 제조공정에서 쉽게 이용될 수 있는 캡핑 무경계 도핑 폴리실리콘 콘택을 형성하는 방법이 요구된다.
본 발명의 한 관점은 도핑되지 않은 폴리실리콘내의 개구부에서 도핑된 폴리실리콘의 무경계 콘택을 형성하는 방법에 관한 것인데, 개구부에서 이산화실리콘의 자기 정렬 마스크가 도핑된 층 위에 형성된다. 이것은 도핑되지 않은 폴리실리콘 위보다 도핑된 폴리실리콘 위에서 이산화실리콘층의 두께가 더 두꺼워지도록 도핑된 폴리실리콘 및 도핑되지 않은 폴리실리콘 위에서 이산화실리콘을 열적으로 성장시킴으로써 달성된다. 따라서, 도핑되지 않은 폴리실리콘 위의 이산화실리콘 층의 얇은 부분은 에칭에 의해 쉽게 제거될 수 있지만, 도핑된 폴리실리콘 위의 이산화실리콘 부분은 여전히 남아있게 된다.
반도체 물질의 몸체에 반도체 소자 전도성 콘택을 형성하는 본 발명의 방법은 몸체표면상에 도핑되지 않은 폴리실리콘층을 형성하는 단계를 포함한다. 도핑되지 않은 폴리실리콘층에 개구부가 형성되며 도핑된 폴리실리콘으로 채워진다. 이산화실리콘 층은 도핑되지 않은 폴리실리콘 상부에서 보다 도핑된 폴리실리콘 상부에서의 이산화실리콘 층이 두껍게 되도록 도핑되지 않은 폴리실리콘과 도핑된 폴리실리콘 위로 성장된다. 따라서 도핑되지 않은 폴리실리콘상의 이산화실리콘 층의 얇은 부분은 도핑된 폴리실리콘 위에만 이산화실리콘을 남기고 제거된다. 따라서 상기 도핑되지 않은 폴리실리콘이 제거된다.
다른 관점에서 보면, 본 발명은 반도체 물질의 몸체 표면에 전도성 콘택을 형성하는 방법에 관한 것이다. 상기 방법은 도핑되지 않은 폴리실리콘의 층을 몸체 표면에 증착하는 단계; 도핑되지 않은 폴리실리콘 층을 관통하여 몸체 표면에 이르는 개구부를 형성하는 단계; 실리콘 질화물 또는 다른 절연막층으로 개구부의 측벽을 코팅하는 단계; 개구부의 나머지 부분을 도핑된 폴리실리콘으로 채우는 단계; 도핑되지 않은 폴리실리콘 상부에서 보다 도핑된 폴리실리콘 상부에서 두꺼운 이산화실리콘 층을 형성하기 위하여 산화 분위기에서 도핑된 폴리실리콘 및 도핑되지 않은 폴리실리콘을 가열하는 단계; 도핑된 폴리실리콘상의 이산화 실리콘층 부분은 남고 도핑되지 않은 폴리실리콘 상의 이산화실리콘층 일부만이 제거되도록 이산화실리콘 층을 에칭하는 단계; 도핑되지 않은 폴리실리콘을 제거하는 단계; 도핑된 폴리실리콘을 둘러싸는 몸체 표면 위에 유전체 물질 층을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조로 본 발명을 보다 상세하게 설명한다.
상기 도면은 꼭 비율에 따라 그려진 것은 아니다.
도 1 내지 도 6은 본 발명의 방법에 따라 무경계 콘택으로 소자를 형성하는 여러가지 단계를 나타내는 반도체 소자의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 전계효과 트랜지스터(FET) 12 : 기판 몸체
14 : 몸체표면 16 : 게이트
17 : 캡슐층 19 : 측벽 스페이서(sidewall spacer)
20 : 소스영역 22 : 드레인 영역
24 : 도핑되지 않은 폴리실리콘층 26 : 마스크층
28, 30 : 개구부 32 : 실리콘 질화물층
34 : 전기적 콘택 36 : 캐비티
38 : 이산화 실리콘층
제 1 도에서는 무경계 콘택을 형성하기 위해 본 발명의 방법의 서두부에 나타나는 것처럼, 금속산화물 반도체(MOS) 전계효과 트랜지스터(FET)(10)의 일부에 대한 단면도가 도시되어 있다. 트랜지스터(10)는 표면(14)을 가진 단결정 실리콘과 같은 반도체 물질의 기판몸체(12)를 포함한다. 표면(14)의 일부분 위에는 전도성 폴리실리콘과 같은 전도성 물질의 게이트(16)가 존재한다. 게이트(16)는 전형적으로 이산화실리콘인 얇은 게이트 유전체 층에 의해 표면(14)과 절연된다. 게이트(16)는 전형적으로 이산화실리콘인 캡슐층(17)으로 커버되며, 또한 각 측면에는 전형적으로 이산화실리콘인 측벽 스페이서(19)를 포함한다. 몸체(12) 내부와 표면(14)에는 원하는 도전형의 소스 영역(20)과 드레인 영역(22)이 존재한다. 소스 영역(20)과 드레인 영역(22)은 게이트(16)의 대향면에 존재한다. 도시를 위한 트렌지스터(10)는 P-형 전도성인 몸체와, 각각이 n-형 전도성인 소스 영역(20)과 드레인 영역(22)을 갖는 n-채널 절연 게이트 전계효과 트랜지스터(IGFET, insulated gated field effect transistor)이다. 본 발명의 방법은 드레인 영역(22)에 콘택을 형성하는 것에 관한 것이다. 그러나, 본 발명의 방법은 미합중국 특허 제 4,927,779호(S.H. Dhong, 1990년 5월 22일 공고)에 개시된 형태의 매립형 캐패시터처럼 몸체(12)내의 다른 영역에 콘택을 형성할 수 있다.
본 발명의 방법에서 제 1 단계는 몸체 표면(14) 및 게이트(16) 위에 도핑되지 않은(진성) 폴리실리콘 층(24)을 증착시키는 것이다. 이것은 공지된 화학 기상 증착에 의해 얻어질 수 있는데, 화학 기상 증착에서는 몸체(12)가 실란과 같은 실리콘을 함유한 가스에 노출되고, 가스를 분해시키고 표면(14) 상에 폴리실리콘을 증착시키기 위한 가열처리가 행해진다. 포토레지스트와 같은 마스크층(26)이 폴리실리콘층(24) 위에 코팅된다. 리소그라픽 기술을 이용하여, 마스크층(26)에는 콘택이 형성될 몸체 표면(14)의 영역위로 개구부(28)가 제공된다. 따라서, 폴리실리콘층(24)의 노출 부분은 드레인 영역(22)의 일부분을 포함하며 표면(14)에 이르는 개구부(30)를 형성하기 위해 적절한 에천트를 이용하여 제거된다.
제 2 도에서는 본 발명의 방법의 다음 단계에서의 트랜지스터(10) 단면도가 도시된다. 마스크층(26)은 적당한 용제를 이용하여 제거되고 개구부(30)의 측벽은 실리콘 질화물 또는 다른 절연 물질 층(32)으로 코팅된다. 이것은 폴리실리콘 층(24), 개구부(30)의 측벽 및 개구부(30)의 밑부분의 몸체표면(14)의 노출영역 위로 실리콘 질화물 층을 증착함으로 얻어질 수 있다. 그리고, 폴리실리콘 층(24)및 개구부(30)의 밑부분에서의 몸체 표면(14) 위에 존재하는 실리콘 질화물 층은 플라즈마 에칭과 같은 비등방성 에칭에 의해 제거될 수 있다. 이로써 개구부(30)의 측벽에는 실리콘 질화물 층(32)만을 남게된다.
제 3 도에서는 본 발명의 방법의 상기 다음 단계 이후의 트랜지스터 단면이 도시된다. 다음, 개구부(30)는 전기적 콘택(34)을 형성하기 위하여 도핑된 폴리실리콘으로 채워진다. 이것은 도핑되지 않은 폴리실리콘층(24) 위로 그리고 개구부(30) 내부에 도핑된 폴리실리콘 층을 증착시킴으로써 얻어질 수 있다. 도핑되지 않은 층(24) 위의 도핑된 폴리실리콘의 부분은 개구부(30)에서 도핑된 폴리실리콘 콘택(34)을 남기고 적당한 에천트에 의해 제거된다. 이러한 에칭 단계동안, 콘택(34)에는 그 표면내에서 얕은 캐비티(36)가 제공된다. 콘택(34)은 n-형 도전성을 위해 인과 같은, 원하는 전도성의 어떤 적당한 도판트로 도핑된다. 또한, 이하 설명될 이유 때문에, 콘택(34)은 바람직하게 약 5×1020불순물/㎤ 의 고농도로 도핑하는 것이 바람직하다. 도핑된 폴리실리콘은 실란과 같은 실리콘을 함유한 가스, 및 원하는 도펀트를 함유한 가스를 기상에 노출시키는 공지된 화학적 기상 증착법을 사용하여 증착될 수 있다. 몸체(12)는 가스를 분해시키고 도핑된 폴리실리콘을 증착시키는 온도로 가열처리 된다.
제 4 도에서는 본 발명의 방법에서 상기 다음 단계 이후의 트랜지스터(10) 단면을 도시한다. 폴리실리콘층(24) 및 콘택(34)은 이산화실리콘층(38)이 층(24)의 표면과 콘택(34)에 형성되는 온도에서 산화 분위기로 가열처리된다. 일반적으로, 이것은 700℃ 및 900℃의 온도의 스팀에서 수행될 수 있다. 폴리실리콘이 이러한 방법으로 산화될 때, 도핑된 폴리실리콘 위에 형성된 이산화 실리콘막은 도핑되지 않은 폴리실리콘 위에 형성된 이산화실리콘 막보다 두껍다. 따라서, 도핑된 폴리실리콘인 콘택(34) 바로 위의 이산화실리콘층(36)의 일부(40)의 두께는 도핑되지 않은 폴리실리콘 층(24) 위에 있는 이산화실리콘 층(38)의 일부(42) 보다 두껍다. 상술한 것처럼 콘택(34)을 고농도로 도핑함으로써 이산화 실리콘 층(36)의 두꺼운 부분(40)은 얇은 부분(42) 두께의 2배 이상으로 만들어질 수 있다.
제 5 도에서 본 발명의 방법의 상기 다음 단계 이후의 트랜지스터(10) 단면이 도시된다. 이산화실리콘 층은 이산화실리콘 층(38)의 얇은 부분(42)이 도핑되지 않은 폴리실리콘 층(24) 위로 부터 완전하게 제거될 때까지 적당한 에천트에 의해 에칭된다. 이산화실리콘 층(38)의 두꺼운 부분(40)은 두께가 감소되지만, 일부분은 콘택(34)과 자기정렬되는 콘택(34) 위의 캡핑층(capping layer)을 제공하기 위하여 계속 남아있게 된다. 도핑되지 않은 폴리실리콘 층(24)의 노출 부분은 적당한 에천트에 의해 제거된다. 이러한 에칭 단계 동안, 콘택(34)은 층(38)의 캡핑부분(40) 및 측벽 실리콘질화물 층(32)에 의해, 에칭으로부터 보호된다.
제 6 도에서는 본 발명의 방법의 상기 다음 단계 이후에 트랜지스터(10) 단면이 도시된다. 이산화 실리콘과 같은 유전체 물질의 층(44)은 콘택(34)을 완전하게 둘러싸도록 게이트(16)와 표면(14)의 노출영역 위에 증착된다. 이것은 공지된 화학기상증착 기술을 이용하여 표면(14), 게이트(16) 및 콘택(34) 위에 이산화 실리콘 층을 증착시킴으로써 달성될 수 있다. 공지된 평탄화 기술을 이용하여 콘택(34)을 둘러싸고 있으며 콘택(34)의 표면에 대하여 평면인 층(44)을 형성하기 위하여 이산화실리콘 층이 평탄화처리 된다. 이것은 전도성 콘택(34)을 트랜지스터(10)에 제공하는데, 전도성 콘택(34)은 트랜치 캐패시터(도면에는 도시안됨)와 같은 다른 영역에 측면 콘택을 제공할 수 있다. 콘택은 무경계 및 캡핑되어 교차 도체라인으로 부터 절연된다. 이것은 교차 도체라인에 접속하는 다른 콘택을 형성하는데 동일한 기술이 사용될 수 있기 때문에 중요하다. DRAM 셀의 비트라인이 한 예이다.
본 발명의 방법에서, 도핑된 폴리실리콘 및 도핑되지 않은 폴리실리콘의 산화 비율의 차이를 이용함으로써, 이산화실리콘의 자기정렬된 캡핑층(40)은 콘택(34) 위에 쉽게 형성된다. 콘택(34) 주의의 측벽 스페이서 실리콘 질화물 층(30)과 함께 자기정렬된 캡핑층(40)은 도핑되지 않은 폴리실리콘 층(24)을 제거하고 유전체 층(44)으로 대체하는 동안 콘택을 보호한다. 이것은 간단하게 도핑되지 않은 폴리실리콘 층을 제거하는 어떠한 표준 에천트를 이용하더라도 도핑되지 않은 폴리실리콘 층을 제거할 수 있게 한다. 따라서, 본 발명의 방법은 콘택을 포함하는 집적회로에 대한 제조공정의 일부분으로 이용될 수 있는 무경계 콘택을 형성하는 간단한 방법을 제공한다.
본 발명의 특이한 실시예는 단지 본 발명의 일반적인 원리를 나타내기 위한 것이다. 여러가지 개선책이 상술한 원리와 일관되어 만들어질 수 있다. 예를 들어, 콘택은 기판 몸체에 형성되는 어떤 소자에라도 만들어질 수 있다. 또한, 단지 하나의 콘택만이 몸체에 만들어지는 것처럼 도시되었지만, 본 소자는 콘택과 연결된 도체 스트립과 마찬가지로 원하는 수의 콘택을 포함할 수도 있다. 첨부된 특허청구의 범위로 한정되는 본 발명의 범주내에서 변경할 수 있다.

Claims (2)

  1. 반도체 물질의 몸체상에 형성된 반도체 소자용 전도성 콘택에 있어서, 상기 전도성 콘택은;
    몸체 표면상에 도핑되지 않은 폴리실리콘층을 형성하고,
    도핑되지 않은 폴리실리콘층을 관통하여 몸체 표면에 이르는 개구부를 형성하고,
    상기 개구부를 도핑된 폴리실리콘으로 채우고,
    이산화실리콘층 두께가 도핑되지 않은 폴리실리콘 상부에서 보다 도핑된 폴리실리콘 상부에서 두껍도록 이산화실리콘층을 도핑된 폴리실리콘과 도핑되지 않은 폴리실리콘 위에 형성하고,
    도핑된 폴리실리콘상의 이산화실리콘 부분은 남겨두고 도핑되지 않은 폴리실리콘상의 이산화실리콘층은 모두 제거하고,
    도핑되지 않은 폴리실리콘층을 제거하는 프로세스에 의해 형성되는 것을 특징으로 하는 반도체 소자용 전도성 콘택.
  2. 반도체 물질의 몸체상에 형성된 반도체 소자용 전도성 콘택에 있어서, 상기 전도성 콘택은;
    몸체 표면 상에 도핑되지 않은 폴리실리콘층을 형성하고,
    도핑되지 않은 폴리실리콘 층을 관통하여 몸체 표면에 이르는 개구부를 형성하고,
    개구부의 측벽을 실리콘질화물층으로 코팅하고,
    개구부의 나머지 부분을 도핑된 폴리실리콘으로 채우고,
    도핑되지 않은 폴리실리콘보다 도핑된 폴리실리콘 위에서의 이산화실리콘층이 두껍게 성장하도록 산화 분위기에서 도핑된 폴리실리콘과 도핑되지 않은 폴리실리콘을 가열하고,
    도핑된 폴리실리콘 상의 이산화실리콘층 부분만 남기고 도핑되지 않은 폴리실리콘상의 이산화실리콘층 전체 부분은 제거되도록 이산화실리콘층을 에칭하고,
    도핑되지 않은 폴리실리콘을 제거하고,
    도핑된 폴리실리콘을 둘러싸고 있는 몸체 표면 상에 유전체 물질층을 형성하는 프로세스에 의해 형성되는 것을 특징으로 하는 반도체 소자용 전도성 콘택.
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