KR940003443B1 - 비상 대기 예고 동작을 제어하는 방법 및 다중 어드레스 페이저 수신기 - Google Patents

비상 대기 예고 동작을 제어하는 방법 및 다중 어드레스 페이저 수신기 Download PDF

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Abstract

내용 없음.

Description

[발명의 명칭]
비상 대기 예고 동작을 제어하는 방법 및 다중 어드레스 페이저 수신기
[도면의 간단한 설명]
제1도는 본 발명의 원리를 구체적으로 나타내는데 적절한 다중 어드레스 페이저 수신기에 대한 블록선도.
제2a도 내지 2e도는 제1도에 그려진 페이저 수신기 실시예의 파형 발생기에 의해 발생될 수 있는 파형 패턴 예시도.
제3도는 제1도에 도시된 페이저 수신기 실시예에 사용하는데 적절한 비상 대기 함수 맵퍼 모듈에 대한 설명도.
[발명의 상세한 설명]
[동시 계속중인 미국특허출원]
1987년 6월 11일 출원되고, 본 발명과 동일 양수인에게 양도된 미국 출원 번호제07/116,948호로 붙은 명칭이 “통신 수신기의 방송이 중지되어 리프로그래밍하기 위한 시스템”인 미국 특허출원은 본원과 함께 동시계속중에 있고, 본 발명의 실시예에 사용하기 적합한 다중-어드레스 디코더를 갖는 페이저 수신기의 상세를 돕기위해, 특허 허용될때, 자료로서 본원속에 참조된다.
[발명의 배경]
본 발명은 일반적으로 페이저 수신기에 관한 것으로서, 특히, 프로그램할 수 있는 다중 어드레스 페이저 수신기와, 디코드화된 페이저 호출 어드레스들과 서로 관련된 어드레스 함수들에 응답하여 비상 대기 예고 동작을 제어하기 위한 동일 문자화하는 방법에 관한 것이다. 종래의 페이징 시스템에 있어서, 하나 또는 그 이상의 중앙으로 위치된 송신 상태는 예컨대, POCSAG 또는 골레이 시셜 코드 등, 종래의 프로토콜 포맷으로 하는 페이저 호출 정보를 송신한다. 송신된 신호 포맷으로 하는데 구비되는 것은 페이저 호출을 수신하도록 설계된 개별 페이저 수신기의 선택 호출 어드레스들이다. 몇몇 페이저 수신기는 하나의 선택 호출 어드레스만이 프로그램되고 상기 어드레스가 수신된 신호로부터 디코드화될때 사용자를 비상 대기시키도록 적당히 응답한다. 다른 수신기들은 상기에서 언급한 동시 계속중인 출원서에 설명된 형과 유사하며, 예컨대, 2또는 그 이상의 선택 호출 어드레스들을 디코드화시키도록 프로그램되고 각각 디코드화된 호출 어드레스에 사용자를 비상 대기시키는 다중 어드레스 수신기들이다. 부가적으로, 종래의 프로토콜 포맷은 각각 디코드화된 호출 어드레스를 가진 다중 어드레스 함수들로도 할 수 있다. 예컨대, POCSAG 및 골레이는 각 호출 어드레스를 가진 4개의 어드레스 함수들로도 할 수 있다.
음성전용형의 페이저 수신기들은 지정된 예고 패턴으로 가청, 촉각 또는 가시 신호든 어느 하나를 발생시키기 위해 비상 대기 발생 회로를 구비한다. 예컨대, 모토로라 페이저 수신기, 모델 ＃RC14A는 128의 상이한 비상 대기 패턴중 어느 하나가 지정되어지는 각각의 어드레스를 지닌 4개의 호출 어드레스를 디코딩할 수 있다. 그러므로, 어드레스가 RC14A 디코더로 디코드될때, 비상 대기 발생기는 지정된 예고 패턴으로 비상 대기신호를 발생시킬 수 있게 된다. 상기 가능성은 7개 이상의 또는 8개의 가청 또는 가시 비상 대기 패턴 사이를 식별하는데 어려움을 갖는다는 특수한 문제점에 놓인다.
또다른 모토로라 페이저 수신기인 모델 PMR 2000TM은 각각의 호출 어드레스로 지정된 대응하는 4개의 어드레스 함수 이외에 2개의 프로그램된 호출 어드레스중 어느 하나를 디코드하도록 골레이 또는 POCSAG 프로토콜중 어느 한쪽으로 동작한다. 상기 PMR2000TM모델 페이저는 일단 호출 어드레스가 디코드되면, 예정된 비상 대기 패턴이 발생되도록 어드레스 함수와 대응적으로 예정된 비상 대기 패턴을 갖는다. 따라서, 대표적인 사용자가 POCSAG 또는 골레이 호출 어드레스로 지정된 4개의 함수중 모두에 비상 대기될 필요성을 갖지 못하게 된다는 또한 문제점이 놓이게 된다.
상기 호출기는 디코드된 어드레스와 각각 디코드된 호출 어드레스 함수의 부분 집합에 비상 대기될 필요성이 있을 뿐이다.
상기 후자의 상태는 그룹의 페이저 수를 동시에 비상 대기시킬 수 있는 가능성 때문에 개별적으로 각 그룹의 사람에게 선택적으로 신호를 보낼 수 있는 능력을 계속 유지하는 동안-소위 “그룹 호출”특징이 일어난다. 예컨대, 의사는 개인업무로 지정된 하나 또는 그 이상의 개별 호출을 필요로 하게 될 것이고, 병원에서 “코드 블루(Code Blue)” 긴급팀을 어셈블하여 호출하도록 비상 대기시킬 필요성이 또한 있을지 모르나, 병원의 화재 또는 재해팀용으로 호출할 필요성이 없다. 또한 미국에서, 반송반이 각각의 사용 가능한 함수에 대해 텔리폰 액세스 번호를 제공해야 하기 때문에 무선 공동 반송반은 사용자가 4개의 POCSAG 어드레스 함수중 2개 이상 또는 2개를 사용하도록 POCSAG 페이저를 할당하는데 다루기 어렵다.
가장 잘 공지된 기술인 상술한 페이저 수신기가, 각각의 어드레스 함수에 대해 다른 비상 대기 패턴을 제공하고, 지정할 수 있는 패턴을 제공하는 사이에, 수신기는 비상 대기 패턴이 지정되어 있지 않은 함수를 쓰지 못하게 하는 동안 비상 대기의 전체 임의 할당에 대해 대다수의 어드레스 함수를 제공하지 못한다. 따라서, 비상 대기 패턴의 제한된 세트로부터 특정한 비상 대기 패턴이 다중 어드레스 페이저내의 어떠한 어드레스 함수와 관련 되어지도록 하는 페이저 수신기를 갖는 것이 명백히 바람직하다. 부가적으로, 어드레스 함수의 어떠한 임의의 결합에 응답하는 페이저 수신기와, 반대로, 페이저가 디코드하는 어드레스 함수의 어떤 임의의 부분 집합에도 응답하지 않는 페이저 수신기는 역시 신뢰성이 필요하게 된다.
지금까지와는 또 다르게, 임의적으로 선택된 어드레스에 특정한 비상 대기 패턴을 지정하는 한편, 동시에 동일 호출 어드레스의 다른 함수에 응답하여 비상 대기 발생회로를 디스인에이블링하는 다중 어드레스 선택 호출 수신기를 갖는 것이 바람직하다.
첨부도면을 이용하여 다음 절에서 설명되어지는 본 발명의 실시예는 상술한 문제점들을 해결시키는 것을 제안한다.
비상 대기 예고 패턴중 제한된 번호의 특정한 하나로 신호를 보내는 비상 대기를 발생하도록 어드레스 함수를 개별적으로 지정하며, 예컨대, POCSAG 호출 어드레스와 관련된 어드레스 함수의 임의의 부분 집합에 응답하도록 페이저 수신기를 할당하며, 동일 비상 대기 패턴을 그룹 호출 신호로 발생하는 각각의 페이저 수신기와 더불어 임의의 그룹(즉, 어떤 그룹 비상 대기에 어떤 사람의 응답을 가진)을 형성할 수 있는 능력을 제공하고, 비상 대기 신호 패턴이 지정되지 않은 어드레스 함수에 응답하지 않도록 페이저 수신기를 할당항다.
[발명의 요점]
본 발명에 따라서, 페이저 수신기는 다수의 예정된 페이저 어드레스중 어느 하나를 디코딩하고 상기 디코드된 페이저 어드레스에 유일하게 응답하는 코드를 갖는 제1디지탈 워드를 발생하는 단계 상기 디코드된 페이저 어드레스와 관련된 다수의 어드레스 함수중 어떤 하나를 디코딩하고 상기 디코드된 어드레스 함수에 유일하게 대응하는 코드를 갖는 제2디지탈 워드를 발생하는 단계 부분 집합의 각각의 항에 제한된 다수의 패턴 코드로부터 선택된 패턴 코드를 지정함으로써 모두 코드된 제1 및 제2디지탈 워드의 세트로부터 제1 및 제2디지탈 워드의 결합된 코드중 한 부분 집합을 선택하는 단계와 발생된 제1디지탈 워드와 그에 대해 지정된 패턴 코드에 대응하는 예고 패턴을 지닌 부분 집합의 항인 결합된 코드를 갖는 발생된 제2디지탈워드에 응답하여 비상 대기 신호를 발생하는 단계와 발생된 제1디지탈 워드와 부분 집합의 항이 아닌 결합된 코드를 갖는 발생된 제2디지탈 워드에 응답하여 비상 대기 신호 발생을 금지시키는 단계를 구비하는 방법을 사용하는 수신된 페이저 신호로부터 디코드된 페이저 어드레스에 응답하여 비상 대기 예고의 동작을 제어하는 것이 특징된다.
본 발명의 한 방법의 실시예에 따라서, 선택하는 단계는 1대 1 기저상의 메모리 레지스터와 각각의 메모리 레지스터의 내용이 자체의 대응하는 결합된 코드에 의해서 유일하게 액세스될 수 있게끔 모두 코드화된 제1 및 제2디지탈 워드의 결합된 코드를 서로 관련시키는 단계와, 그들의 대응적으로 지정된 패턴 코드와 대응하는 메모리 레지스터를 프로그래밍함으로써 부분 집합에 대해 결합된 코드를 선택하는 단계를 구비한다. 따라서, 비상 대기 신호는 지정된 패턴 코드로 프로그램된 메모리 레지스터를 결합된 코드가 액세스할때만 발생될 수 있고 상기 액세스된 패턴 코드에 대응하는 예고 패턴으로 발생될 것이다. 또한, 상기 금지시키는 방법의 단계는 지정되지 않은 패턴 코드로 선택되지 않은 결합된 코드에 대응하는 메모리 레지스터를 프로그래밍하는 단계를 구비해도 좋다. 지금까지와는 또다르게, 상기 방법은 페이저 어드레스가 디코드화될때만 비상대기 신호 발생을 인에이블링 하는 단계를 구비해도 좋다.
본 발명의 장치의 실시예에 따라서, 다중 어드레스 페이저 수신기는 디코더에 연결하기 위한 비휘발성 메모리 수단과 수신기의 비상 대기 신호 발생 수단을 구비해도 좋다.
디코더는 수신된 페이저 신호로부터 다수의 예정된 페이저 어드레스중 어떤 하나를 디코드하도록 동작하고 그들의 유일한 코드로 제1 및 제2디지탈 워드를 발생한다. 비상 대기 신호 발생 수단은 그와 같은 신호발생을 조정하는 제3디지탈 워드의 지정 코드에 대응하는 예고 패턴을 갖는 비상 대기 신호를 발생하며, 그와 같은 수단은 제3디지탈 워드의 금지 코드에 의해 조정될때 비응답으로 하게 된다. 비휘발성 메모리 수단의 다수의 레지스터중 각각의 레지스터는 지정 코드이든 또는 금지 코드이든 어느 한쪽을 나타내는 코드화된 워드를 격납하도록 페이저 프로그램 가능하다. 각각의 레지스터의 상기 프로그램된 코드는 비상 대기 신호 발생 수단의 동작을 조정하기 위한 결합된 제1 및 제2디지탈 워드의 코드에 의해서 코드화된 제3디지탈 워드로서 유일하게 액세스할 수 있다. 따라서, 페이저는 선택 디코드화된 페이저 어드레스와 그와 관련된 함수에 응답하여 지정된 비상 대기 예고 패턴을 발생하도록 하고 선택되지 않은 디코드화된 페이저 어드레스와 그와 관련된 함수에 응답하여 비상 대기 발생을 금지시키도록 비휘발성 메모리 수단의 프로그래밍에 의해 개별적이고 유일하게 문자화될 수 있다.
또다른 실시예에 있어서, 페이저 수신기는 페이저 어드레스가 디코더에 의해 디코드화될 때만 코드화된 제3디지탈 워드에 응답하는 비상 대기 신호 발생 수단을 인에이블링하기 위한 수단을 구비해도 좋다.
[양호한 실시예에 대한 설명]
예컨대, POCSAG 또는 골레이 등 종래의 페이저 프로토콜 포맷중 하나 또는 그 이상으로 송신된 페이저 호출신호는 제1도의 블록선도에 의해서 그에 대한 안테나(10)로 나타내어진 바와 같이 종래의 페이저 수신기에 의해서 수신된다. 제1도를 참조하면, 안테나(10)로부터 종래의 헤테로다이닝과, 송신된 신호의 정보내용을 회복시키기 위한 주파수 식별 동작을 실행하기 위한 하나 또는 그 이상의 섹션을 구비하는 수신기 유니트(12)에 상기 송신 신호가 전해진다. 상기 변환 수신된 신호는 신호 라인(14)을 통하여 다수의 예정된 페이저 어드레스중 어떤 하나와 그와 관련된 다수의 어드레스 함수중 어떤 하나로부터 디코드하도록 동작하는 종래의 어드레스디코더 유니트(16)에 전해진다.
예정된 페이저 어드레스는 페이저 수신기의 코드 플러그(18)에 미리 프로그램될 수 있고 필요로 하게 될때 신호 라인(20)을 통하여 어드레스 디코더(16)에 전해진다.
본 실시예에 대하여, 어드레스 디코더(16)는 앞서 설명한 다중 어드레스, 다중 어드레스 함수 디코딩 진행을 실행하도록 알고리즈믹 명령어(algorithmic instruction)중 하나 또는 그 이상의 세트에 따라서 동작하는 마이크로 프로세서 표준 시스템으로도 할 수 있다. 모토로라 지침 입문서 제목 “PMR 2000TM시리즈”와 1986년 이후로부터 유포되어져 왔던 관련 간행물 번호 제68P81048C70-0은 전형적인 마이크로 프로세서 표준 페이저의 블록선도와 회로 개략 도시예로 동작의 보다 상세한 설명을 하도록 본 명세서내에 참조로 구체화되어 있으며, 특히, 상기 간행물 페이지 1 내지 19쪽과 32쪽을 참조한다.
지침 입문서의 사본은 미국, 플로리다 33426-8753, 보인톤 비치, 노스웨스트 22 애비뉴 1500, 모토로라 페이징부로부터 입수할 수 있다. 부가적으로, 모토로라 페이징부로부터 입수할 수 있다. 부가적으로, 모토로라 인코포레이티드에 양도된, 상기에서 언급한 동시 계속 미국 특허 출원 제07/116, 948호도 또한 다중 어드레스의 상세 및 다중 어드레스 함수 디코딩 동작을 포함하는 플로우챠트 도시예를 사용하여 마이크로 프로세서 표준 디코더 시스템에 대한 프로그래밍의 설명을 하도록 본 명세서내에 참조로 구체화되어 있다. 다중 어드레스 동작을 실행하는 것과 관련하여 상술한 참조에 의해 사용된 방법 및/또는 장치는 본 출원서의 첨부된 청구범위에 의해 본질적으로 포함되어지는 것이 전혀 고려되지 않았다.
양호한 실시예의 어드레스 디코더(16)는 대다수의 8까지 페이저 어드레스를 디코딩하는 능력을 갖고 디코드화된 페이저 어드레스에 유일하게 대응하는 2진 코드를 갖는 2진 비트 라인 AB1, AB2 및 AB3를 포함하는 제1디지탈 워드를 발생한다. 부가적으로, 본 실시예의 어드레스 디코더(16)는 대다수의 4어드레스 함수까지 디코딩하는 능력을 갖고 디코드화된 어드레스 함수에 유일하게 대응하는 2진 코드를 갖는 FB1 및 FB2의 2진 비트 라인을 포함하는 제2디지탈 워드를 발생한다.
지금까지와는 또 다르게, 상기 어드레스 디코더(16)는 수신된 페이저 신호로부터 예정된 페이저 어드레스 중 어떤 하나를 디코딩하는 이벤트에 응답하여 DET라고 표시된 신호 라인을 걸쳐 어드레스 검출 신호를 발생하도록 동작한다.
제1도에 그린 수신기 페이저 실시예는 또한 신호 라인(24)를 걸쳐 종래의 비상 대기 포락선 파형 발생기(26)에 접속되는 주파수 신호를 발생하는 비상 대기 발진기(22)를 포함하는 비상 대기 신호 발생 시스템을 구비한다.
파형 발생기(26)는 가청, 촉각이든 또는 가시 예고기이든 어느 하나를 구동시키도록 사용될 수 있는 주파수 신호(24)의 다수의 비상 대기 예고 포락선 파형 패턴중 하나를 발생시키도록, ALERT 1 내지 ALERT 4라고 표시된 4개의 비트 라인을 포함하는 제3디지탈 워드에 의해서 제어된다. 본 실시예는 신호 라인(32)을 걸쳐 접속된 예고 패턴 신호에 따라서 종래의 스키퍼(30)를 구동시키는 음성 증폭기(28)의 소자를 포함하는 음성 예고기를 구비한다. 유사한 방법으로, 패턴 신호(32)는 촉각 진동을 제공하기 위해 이심적으로(eccentrically) 배치된 모터시스템이든 단순 가시 램프이든 어느 한쪽을 구동시킬 수도 있으며, 본 발명의 일반적인 원리로부터 벗어남이 없이 페이저 수신기에 종래적으로 사용된 양쪽을 구동시킬 수도 있다.
동작상, 비상 대기 포락선 파형 발생기(26)는 신호 라인(32)을 걸쳐 예고기(28 내지 30)로 발진기 신호(24)를 전하거나 전하지 못하도록 포락선 파형 패턴을 발생한다. 상기 파형 발생기(26)에 의해 동작용으로 적합한 그러나 4개의 포락선 파형 패턴이 제2b 내지 제2e도의 파형으로 도시되어 있다. 제2a도의 파형에 의해 예시된 클럭 신호는 제2b 내지 2e도의 파형으로 도시된 발생된 파형 패턴의 타이밍을 제어하기 위하여 파형 발생기(26)에 의해 내부적으로 발생될 수 있다. 본 실시예에 있어서, 상기 파형은 제2a도의 클럭시간의 8증분을 포함하는 주기 T를 몇번이고 되풀이 한다. 예컨대, 제3디지탈 워드의 디지탈 비트 ALERT 1에 의해 선택될 수 있는 제2b도의 파형 패턴은 7/8의 되풀이하는 주기동안 발진기 주파수를 예고기에 쭉 통과시키고 각 주기의 1/8의 시간 동안 그것을 금지시킨다. 제2a도 내지 2e도에 도시된 바와 같은 다른 파형 패턴(2c, 2d 및 2e도)은 제3디지탈 워드의 비트 신호 ALERT 2, ALERT 3 및 ALERT 4에 의해 전하도록 제각기 선택될 수 있으며, 예고기(28 내지 30)에 발진기 신호를 금지시킨다. 이와 같이 하여, 페이저 사용자는 비상 대기 예고의 패턴으로 수신된 페이저 호출의 소오스를 결정할 수 있다.
본 발명에 따라서, 프로그램할 수 있는 비상 대기 함수 맵퍼 유니트(34)는 어드레스 디코더(16)와 파형 발생기(26) 양쪽에 결합할 수 있다. 맵퍼 모듈(34)은 제3도의 일점쇄선 블록(38)에 그려진 식으로 다수의 저장 레지스터를 포함하는 비휘발성 메모리 유니트를 구비할 수 있다. 본 실시예에 있어서, 어드레스(0 내지 31)로 그려진 메모리(38)의 레지스터는 모든 코드화된 제1 및 제2디지탈 워드의 결합된 코드를 즉, AB1, AB2, AB3, FB1, FB2와 1대 1을 토대로 서로 관련된다. 메모리 모듈(38)의 디코더 회로(40)는 각 메모리 레지스터의 내용들이 자체의 대응하는 결합된 코드로 유일하게 액세스될 수 있는 식으로 제1 및 제2디지탈 워드중 결합된 코드를 디코드한다. 상기는 제3도와 또한 본 명세서 이하에 직접 밝혀진 표 1에 도시되어 있다.
[표 1]
따라서, 어드레스의 결합된 코드와 관련된 어드레스 함수의 부분 집합은 부분 집합의 각 항에 대하여 상기에서 파형 발생기(26)와 관련하여 설명된 바와 같이 제한된 대다수의 패턴 코드로부터 선택되어 패턴 코드를 지정함으로써 모든 디코드화된 제1 및 제2디지탈 워드의 세트로부터 선택될 수 있다. 상기는 본 실시예에서 그들의 대응적으로 지정된 패턴 코드로 부분 집합의 항과 대응하는 메모리 레지스터를 프로그래밍함으로써 실행된다. 따라서, 비상 대기 신호는 결합된 코드가 지정된 패턴 코드와 액세스된 패턴 코드에 대응하는 예고 패턴으로 프로그램된 메모리 레지스터를 액세스할 때만 발생될 수 있다. 유사한 방법으로 부분 집합 선택으로부터 배제된 결합된 코드에 대응하는 레지스터는 본 실시예에서 모두 2진 제로로 표시된 금지 코드로 프로그램될 수 있다.
앞에서 설명한 기술에 따라서, 각 페이저 수신기는 선택된 디코드화된 페이저 어드레스와 그와 관련된 함수에 응답하여 지정된 비상 대기 예고 패턴을 발생하도록 하고 선택되지 않은 디코더 페이저 어드레트와 그와 관련된 함수에 응답하여 비상 대기 발생을 금지하도록 비휘발성 메모리 유니츠의 프로그래밍에 의해 디코드화된 어드레스와 어드레스 함수에 응답하는 자체의 비상 대기 예고로 개별적이고 유일하게 문자화될 수 있다.
상기 기술의 보다 상세한 설명은 이하에 직접 도시된 표 2 및 표 3에 예시된 문자화 예시와 관련하여 설명된다.
[표 2]
비상 대기 문자화
[표 3]
표 2에 있어서, 표기법 A1 내지 A8은 페이저 수신기의 8개의 상이한 페이저 어드레스를 표시한다. 이들 어드레스는 수신기의 코드 플러그(18)에 미리 프로그램되어 수신된 신호의 어드레스 디코딩용으로 어드레스 디코더(16)에 제공된다. 유사하게, 표기법 F1 내지 F4는 각각의 페이저 어드레스와 관련된 4개의 어드레스 함수를 표시하고 이들 어드레스 함수는 일단 그 자체의 관련된 페이저 어드레스가 디코드화되어져 있으면, 전송된 신호의 페이저 신호 포맷에 따라 디코더(16)에 의해 디코드화될 수 있다. 역시 표 2에 있어서, 표기법 P1 내지 P4은 제각기 비상 대기 신호 ALERT 1 내지 ALERT 4에 의해 제어된 예고 패턴을 표시하고, 표기법 I는 지정된 패턴 코드의 세트에 속하지 않는 금지 코드를 나타낸다. 표기법 I과 P1 내지 P4에 대응하는 패턴과 금지 코드는 표 3에 도시되어 있다. 상기의 표 1에 그려진 메모리 레지스터와 어드레스 및 어드레스 함수 코더 사이의 상관 관계는 상기의 표 2에 예시된 페이저 수신기의 전형적인 비상 대기 문자화를 성취시키기 위해 비휘발성 메모리 모듈(38)이 프로그래밍을 설명하는데 사용될 것이다.
따라서, 서로 관련된 어드레스 A1 및 어드레스 함수 F1이 디코드화될때 ALERT 1신호에 의해서 제어된 예고 패턴 파형 P1을 발생시키기 위하여, 1은 제1비트에 프로그램되고 제로는 레지스터 O의 4-비트 코드내용의 다른 비트에 프로그램된다. 유사하게 어드레스 A2 및 어드레스 함수 F3가 디코드화될때 비상 대기 신호 ALERT 3에 의해서 제어된 예고 패턴 파형 P3을 발생시키기 위하여, 1은 제3비트에 프로그램되고 제로는 레지스터(6)의 코드 내용의 나머지 비트에 프로그램된다. 지금까지와는 또다르게, 어드레스 A3와 관련된 어드레스 함수 F2가 디코드화될때 신호 ALERT 2에 의해서 제어된 패턴 파형 P2을 발생시키기 위하여, 1은 제2비트에 프로그램되도 제로는 레지스터(9)의 코드 내용의 나머지 비트에 프로그램된다. 지금까지와는 또 다르게, A4, F4 또는 A5, F4 또는 A6, F4의 결합된 코드중 어떤 하나가 디코드화될때, 신호 ALERT 4에 의해서 제어된 예고 패턴 P4를 발생시키기 위하여, 1은 제4비트에 프로그램되고 제로는 메모리(38)의 레지스터(15, 19 및 23)의 코드 내용의 나머지 비트에 프로그램된다. 메모리(38)의 모든 다른 레지스터들은 본 실시예에 대하여, 금지 코드를 나타내는 모두 제로로 프로그램된다.
동작상, 페이저 어드레스와 관련된 어드레스 함수가 디코드화될때, 디코딩 동작에 응답하는 디코더에 의해 발생된 제1 및 제2디지탈 워드의 결합 코드는 제각기 대응하는 AND게이트(42, 44, 46 및 48)중 각각의 한 입력에 대하여 코드 내용의 비트(1 내지 4)를 제공하도록 대응하는 레지스터를 액세스하는데 사용된다. DET신호는 상기 AND게이트중 각각의 다른 입력에 상호 연결된다. 이와 같이 하여, 액세스된 패턴 코드는 페이저 어드레스가 디코더(16)에 의해서 디코드화되고 어드레스 검출신호 DET가 그에 의해서 발생될때만 제3디지탈 워드의 코드가 되도록 인에이블될 수 있다. 즉, AND게이트(42, 44, 46 및 48)를 포함하는 게이팅 수단은 액세스된 패턴 코드를 메모리(38)로부터 제어 코드화된 제3디지탈 워드로서 비상 대기 신호 발생 회로(26)로 게이트하도록 어드레스 검출 신호 DET에 응답한다.
간결하게, 페이저 어드레스와 그와 관련된 어드레스 함수가 디코더(16)에 의해 디코드화될때, 디코드화된 어드레스와 어드레스 함수를 나타낸 두 코드화된 워드는 서로 상관된 관계로 레지스터의 코드 내용을 유일하게 액세싱하기 위해 연결되고, 개별적이고 유일하게 프로그램된 메모리 모듈(34)에 제공된다.
동시에, AND게이트(42, 44, 46 및 48)의 게이팅에 의해 그들의 각각의 신호 라인 ALERT 1 내지 ALERT 4을 걸쳐서 액세스된 코드를 전하여, 프로그램 액세스된 코드워드에 따라서 소정의 파형 패턴을 발생시키는 파형 발생기(26)를 제어할 수 있도록 DET신호가 발생된다. 만약, 액세스된 코드워드가 모두 제로를 포함한다면, 비상 대기 신호 발생기(26)는 어떤 파형 패턴을 발생하는 것을 금지하게 되므로써, 어떠한 비상 대기 예고도 그들의 어드레스용으로 전혀 제공되지 못하고 관련된 어드레스 함수도 선택된 부분 집합의 항이 전혀 아니며, 즉, 메모리(38)내의 지정된 패턴 코드도 전혀 아니다.
본 실시예가 개별 페이저 수신기의 비상 대기 응답을 문자화로 프로그램할 수 있고 서로 협동해서 동작용으로 어드레스 디코더(16)에 연결할 수 있는 비휘발성 메모리 모듈을 이용하는 하드웨어 실시예와 관련하여 설명되어져 있는 동안, 항등 함수가 프로그램된 프로세서에 의해 실행될 수 있다는 것이 당면한 기술에 숙련된 모든 사람들은 이해하게 되며, 본 발명의 일반적인 원리로부터 벗어남이 없이 프로그램된 소프트웨어 알고리즘을 이용하는 어드레스 디코더(16)의 일부분으로 할 수 있다. 따라서, 본 발명은 어떤 단일 실시예에 제한되지 않을 것이라기 보다는 첨부된 청구범위의 폭과 범주에 따라서 설명될 것이다.

Claims (8)

  1. 수신된 페이저 신호들로부터 디코드화된 페이저 어드레스에 응답하여 비상 대기 예고의 동작을 제어하는 방법에 있어서, (a) 수신된 페이저 신호들로부터 다수의 예정된 페이저 어드레스들중 어느 하나를 디코딩하는 단계와, (b) 단계(a)의 상기 디코드화된 페이저 어드레스들중 하나와 유일하게 대응하는 한 코드를 갖는 제1디지탈 워드를 발생하는 단계와, (c) 수신된 페이저 신호들로부터 상기 디코드화된 페이저 어드레스와 관련된 다수의 어드레스 함수들중 어느 하나를 디코딩하는 단계와, (d) 단계(c)의 상기 디코드화된 어드레스 함수들중 하나와 유일하게 대응하는 한 코드를 갖는 제2디지탈 워드를 발생하는 단계와, (e) 제한된 다수의 패턴 코드들로부터 선택된 패턴 코드를 부분 집합의 각 항에 지정함으로써 모두 코드화된 제1 및 제2디지탈 워드들의 세트로부터 상기 제1 및 제2디지탈 워드들의 결합된 코드들중 부분 집합을 선택하는 단계와, (f) 단계(b)의 발생된 제1디지탈 워드와 그에 대해 지정된 패턴 코드에 대응하는 예고 패턴으로 상기 부분 집합의 한 항인 결합된 코드를 갖는 단계(d)의 발생된 제2디지탈 워드에 응답하여 비상 대기 신호를 발생하는 단계와, (g) 단계(b)의 발생된 제1디지탈 워드와, 상기 부분 집합의 한 항이 아닌 결합된 코드를 갖는 단계(d)의 발생된 제2디지탈 워드에 응답하여 비상 대기 신호 발생을 금지시키는 단계를 포함하는 비상 대기 예고 동작을 제어하는 방법.
  2. 제1항에 있어서, 상기 선택하는 단계는, 1대 1기저상의 메모리의 레지스터들과, 각 메모리 레지스터의 내용이 자체의 대응하는 결합된 코드에 의해서 유일하게 액세스될 수 있겠끔 모두 코드화된 제1 및 제2디지탈 워드들의 결합된 코드들을 서로 관련시키는 단계와, 그들의 대응적으로 지정된 패턴 코드들과 대응하는 메모리 레지스터들을 프로그래밍함으로써 부분 집합에 대해 결합된 코드들을 선택하는 단계를 구비하며, 그로써, 비상 대기신호는 결합된 코드가 메모리 레지스터의 지정된 패턴 코드(단계 e)를 액세스할 때만 단계(f)에 의해서 발생될 수 있고 그 액세스된 패턴 코드에 대응하는 예고 패턴으로 발생되어지는 비상 대기 예고 동작을 제어하는 방법.
  3. 제1항에 있어서, 상기 금지시키는 단계는 지정되지 않은 패턴 코드로 선택되지 않은 결합된 코드들에 대응하는 메모리 레지스터들을 프로그래밍하는 단계를 포함하는 비상 대기 예고 동작을 제어하는 방법.
  4. 제1항에 있어서, 페이저 어드레스가 단계(a)에 의해서 디코드화될 때만 비상 대기 신호 발생을 인에이블링하는 단계를 포함하는 비상 대기 예고 동작을 제어하는 방법.
  5. 페이저 신호들을 수신하기 위한 수신기 섹션을 구비하는 다중 어드레스 페이저 수신기에 있어서, 상기 수신된 페이저 신호들로부터 다수의 예정된 페이저 어드레스들중 어느 하나를 디코딩하고 상기 다수의 예정된 페이저 어드레스들중 어느 하나를 디코딩하고 상기 다수의 예정된 페이저 어드레스들중 상기 디코드화된 페이저 어드레스에 유일하게 대응하는 한 코드를 갖는 제1디지탈 워드를 발생시키고, 그리고 상기 수신된 페이저 신호들로부터 상기 디코드화된 페이저 어드레스의 다수의 관련 예정된 어드레스 함수들중 어느 하나를 디코딩하고 상기 다수의 어드레스 함수들중 상기 디코드화된 어드레스 함수에 유일하게 대응하는 한 코드를 갖는 제2디지탈 워드를 발생시키기 위한 디코더(16)와, 제3디지탈 워드의 지정 코드에 대응하는 예고 패턴을 갖는 비상 대기 신호를 발생시키도록 제3디지탈 워드에 의해서 제어되며, 상기 제3디지탈 워드의 금지 코드에 의해서 제어될때 비응답으로 되게 하는 수단(26)과, 상기 디코더 및 상기 비상 대기 신호발생 수단에 연결하고 다수의 레지스터들중 각 레지스터가 상기 제3디지탈 워드의 지정 코드이든 상기 제3디지탈 워드의 금지 코드이든 어느 하나를 나타내는 코드화된 워드를 격납하도록 프로그램할 수 있으며, 상기 다수의 레지스터들중 각 레지스터의 프로그램된 코드가 비상 대기 신호 발생수단의 동작을 제어하기 위해 제1 및 제2디지탈 워드들의 코드에 의해서 상기 제3디지탈 워드의 코드로서 유일하게 액세스할 수 있는 다수의 레지스터들을 구비하기 위한 비휘발성 메모리 수단(34)으로 구성하여, 페이저는 선택 디코드화된 페이저 어드레스들과 그와 관련된 함수들에 응답하여 지정된 비상 대기 예고 패턴을 발생시키고 선택되지 않은 디코드화된 페이저 어드레스들과 그와 관련된 함수들에 응답하여 비상 대기 발생을 금지시키도록 비휘발성 메모리 수단의 프로그래밍에 의해서 개별적이고 유일하게 문자화될 수 있는 다중 어드레스 페이저 수신기.
  6. 제5항에 있어서, 상기 비휘발성 메모리 수단은 자체의 대응하는 페이저 수신기의 소정의 비상 대기 문자화에 따라서 개별적으로 프로그램된 판독 전용 메모리 모듈인 것을 또한 특징으로 하는 다중 어드레스 페이저 수신기.
  7. 제5항에 있어서, 페이저 어드레스가 디코더에 의해 디코드화될때만 코드화된 제3디지탈 워드에 응답하는 상기 비상 대기 신호 발생수단을 인에이블링하는 수단인 것을 또한 특징으로 하는 다중 어드레스 페이저 수신기.
  8. 제7항에 있어서, 상기 디코더는 페이저 어드레스가 디코더에 의해 디코드화될때 어드레스 검출 신호를 발생시키도록 더 동작하며, 상기 인에이블링하는 수단은 비상 대기 신호 발생수단과 비휘발성 메모리 수단간에 연결되고, 상기 어드레스 검출 신호에 응답하여 상기 메모리 수단으로부터 비상 대기 신호 발생 수단으로 액세스되는 코드화된 제3디지탈 워드를 게이트하는 개이팅 수단을 포함하는 다중 어드레스 페이저 수신기.
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