KR940003055A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은, 소자특성의 열화를 초래하지 않고서 제1 및 제2게이트전극간의 용량을 크게하여 더욱 기록전압의 절감화를 달성하기 위한 것이다.
본 발명은 제1게이트절연막(30)과 제1측벽재(29) 및 제3산화막(26)상에 제2다결정실리콘막(31)을 퇴적시키고, 상기 제2다결정실리콘막(31)상에 제5산화막(32)을 형성한다. 그리고, 제2실리콘질화막(33)상에 제6산화막(34)을 퇴적시키고, 제3다결정실리콘막(35)과, 제6산화막(34), 제2실리콘질화막(33), 제5산화막(32) 및 제2다결정실리콘막(31)을 사진식각법에 의해 패터닝하는 것에 의해 제1게이트전극(36) 및 제2게이트절연막(43)을 형성한다. 그리고, 제1 및 제2접촉구멍(39, 40) 내와 제3다결정실리콘막(35) 및 제2측벽제(38)상에 제4다결정실리콘막(41)을 퇴적시키고, 제2게이트전극(42)을 형성한다. 따라서, 제1 및 제2게이트전극간의 용량을 크게할 수 있게 된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 나타낸 것으로, 제어게이트전극으로서의 제2게이트전극(42)을 형성하는 공정을 나타낸 단면도.
제2도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 나타낸 것으로, 제3산화막과, 제1실리콘질화막, 제2산화막 및, 제1다결정실리콘막을 이방성 에칭에 의해 패터닝하는 공정을 나타낸 단면도.
제3도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 나타낸 것으로, 소자분리영역을 형성하는 공정을 나타낸 단면도.
제4도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 나타낸 것으로, 부유게이트전극으로서의 제1게이트전극 및 제2게이트절연막을 형성하는 공정을 나타낸 단면도.
제5도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 나타낸 것으로, 제1게이트전극의 측면에 제2측벽재(側壁材)를 형성하고, 제1 및 제3산화막과 제1실리콘질화막에 제1 및 제2접촉구멍을 설치하는 공정을 나타낸 단면도.
Claims (7)
- 반도체기판(21)과, 이 반도체기판(21)의 표면상에 설치된 소자분리막(22), 이 소자분리막(22)상에 설치된 도전막(23), 이 도전막(23)상에 설치된 절연막(24∼26), 상기 소자분리막(22)과 상기 도전막(23) 및 상기 절연막(24∼26)의 측면에 설치된 제1측벽재(29), 상기 반도체기판(21)의 표면상에 설치된 제1게이트절연막(30), 상기 절연막(24∼26)과 제1측벽재(29) 및 상기 제1게이트절연막(30)상에 설치된 제1게이트전극(36), 이 제1게이트전극(36)상에 설치된 제2게이트절연막(43), 이 제2게이트절연막(43) 및 상기 제1게이트전극(36)의 측면에 설치된 제2측벽재(38), 상기 절연막(24∼26)에 상기 제2측벽재(38)에 의해 자기정합적으로 형성된 접촉구멍(39) 및, 이 접촉구멍(39)내와 상기 제2측벽재(38) 및 상기 제2게이트 절연막(43)상에 설치된 상기 도전막(23)과 접속되는 제2게이트전극(42)을 구비하여 이루어진 것을 특징으로 하는 반도체장치.
- 반도체기판(21)의 표면상에 소자분리막(22)을 설치하고, 이 소자분리막(22)상에 도전막(23)을 설치하며, 이 도전막(23)상에 절연막(24∼26)을 설치하는 공정과, 상기 소자분리막(22)과 상기 도전막(23) 및 상기 절연막(24∼26)의 측면에 제1측벽재(29)를 설치하는 공정, 상기 반도체기판(21)의 표면상에 제1게이트절연막(30)을 설치하는 공정, 상기 절연막(24∼26)과 상기 제1측벽재(29) 및 제1게이트절연막(30)상에 제1게이트전극(36)을 설치하는 공정, 상기 제1게이트전극(36)상에 제2게이트절연막(43)을 설치하는 공정, 상기 제2게이트절연막(43) 및 상기 제1게이트전극(36)의 측면에 제2측벽재(38)를 설치하는 공정, 상기 절연막(24∼26)에 상기 제2측벽재(38)에 의해 자기정합적으로 접촉구멍(39)을 형성하는 공정 및, 상기 접촉구멍(39)내와 상기 제2측벽재(38) 및 상기 제2게이트절연막(43)상에 상기 도전막(23)과 접속되는 제2게이트전극(42)을 설치하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제1절연막(22)과, 이 제1절연막(22)상에 설치된 제1도전층(23), 이 제1도전층(23)상에 설치된 제2절연막(24∼26), 상기 제1 및 제2절연막(22,24∼26)과 상기 제1도전층(23)의 측면에 설치된 제1측벽재(29), 이 제1측벽재(29) 및 상기 제2절연막(24∼26)상에 일단이 설치된 제2도전층(31), 이 제2도전층(31)상에 설치된 제3절연막(32∼34), 상기 제2도전층(31) 및 상기 제3절연막(32∼34)의 측면에 설치된 제2측벽재(38), 상기 제2절연막(24∼26)에 상기 제2측벽재(38)에 의해 자기정합적으로 형성된 접촉 구멍(39) 및, 이 접촉구멍(39)내와 상기 제2측벽재(38) 및 상기 제3절연막(32∼34)상에 설치된 상기 제1도전층(23)과 접속되는 제3도전층(41)을 구비하여 이루어진 것을 특징으로 하는 반도체장치.
- 제1절연막(22)상에 제1도전층(23)을 설치하고, 이 제1도전층(23)상에 제2절연막(24∼26)을 설치하는 공정과, 상기 제1 및 제2절연막(22,24∼26)과 상기 제1도전층(23)의 측면에 제1측벽재(29)를 설치하는 공정, 상기 제1측벽재(29) 및 상기 제2측벽재(38)상에 제2도전층(31)의 일단을 설치하는 공정, 상기 제2도전층(31)상에 제3절연막(32∼34)을 설치하는 공정, 상기 제2도전층(31) 및 상기 제3절연막(32∼34)의 측면에 제2측벽재(38)를 설치하는 공정, 상기 제2절연막(24∼26)에 상기 제2측벽재(38)에 의해 자기정합적으로 접촉구멍(39)을 형성하는 공정 및, 상기 접촉구멍(39)내와 상기 제2측벽재(38) 및 상기 제3절연막(32∼34)상에 상기 제1도전층(23)과 접속되는 제3도전층(41)을 설치하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 도전막(23)이 다결정실리콘, 비결정실리콘 또는 실리사이드로 이루어진 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제1게이트전극(36)이 다결정실리콘, 비결정실리콘 또는 실리사이드로 이루어진 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제2게이트전극(42)이 다결정실리콘, 비결정실리콘 또는 실리사이드로 이루어진 것을 특징으로 하는 반도체장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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