KR940003055A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR940003055A
KR940003055A KR1019930012790A KR930012790A KR940003055A KR 940003055 A KR940003055 A KR 940003055A KR 1019930012790 A KR1019930012790 A KR 1019930012790A KR 930012790 A KR930012790 A KR 930012790A KR 940003055 A KR940003055 A KR 940003055A
Authority
KR
South Korea
Prior art keywords
film
side wall
wall material
conductive layer
insulating films
Prior art date
Application number
KR1019930012790A
Other languages
English (en)
Other versions
KR970004772B1 (ko
Inventor
구니요시 요시가와
Original Assignee
사토 후미오
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사토 후미오, 가부시키가이샤 도시바 filed Critical 사토 후미오
Publication of KR940003055A publication Critical patent/KR940003055A/ko
Application granted granted Critical
Publication of KR970004772B1 publication Critical patent/KR970004772B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은, 소자특성의 열화를 초래하지 않고서 제1 및 제2게이트전극간의 용량을 크게하여 더욱 기록전압의 절감화를 달성하기 위한 것이다.
본 발명은 제1게이트절연막(30)과 제1측벽재(29) 및 제3산화막(26)상에 제2다결정실리콘막(31)을 퇴적시키고, 상기 제2다결정실리콘막(31)상에 제5산화막(32)을 형성한다. 그리고, 제2실리콘질화막(33)상에 제6산화막(34)을 퇴적시키고, 제3다결정실리콘막(35)과, 제6산화막(34), 제2실리콘질화막(33), 제5산화막(32) 및 제2다결정실리콘막(31)을 사진식각법에 의해 패터닝하는 것에 의해 제1게이트전극(36) 및 제2게이트절연막(43)을 형성한다. 그리고, 제1 및 제2접촉구멍(39, 40) 내와 제3다결정실리콘막(35) 및 제2측벽제(38)상에 제4다결정실리콘막(41)을 퇴적시키고, 제2게이트전극(42)을 형성한다. 따라서, 제1 및 제2게이트전극간의 용량을 크게할 수 있게 된다.

Description

반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 나타낸 것으로, 제어게이트전극으로서의 제2게이트전극(42)을 형성하는 공정을 나타낸 단면도.
제2도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 나타낸 것으로, 제3산화막과, 제1실리콘질화막, 제2산화막 및, 제1다결정실리콘막을 이방성 에칭에 의해 패터닝하는 공정을 나타낸 단면도.
제3도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 나타낸 것으로, 소자분리영역을 형성하는 공정을 나타낸 단면도.
제4도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 나타낸 것으로, 부유게이트전극으로서의 제1게이트전극 및 제2게이트절연막을 형성하는 공정을 나타낸 단면도.
제5도는 본 발명의 실시예에 따른 반도체장치의 제조방법을 나타낸 것으로, 제1게이트전극의 측면에 제2측벽재(側壁材)를 형성하고, 제1 및 제3산화막과 제1실리콘질화막에 제1 및 제2접촉구멍을 설치하는 공정을 나타낸 단면도.

Claims (7)

  1. 반도체기판(21)과, 이 반도체기판(21)의 표면상에 설치된 소자분리막(22), 이 소자분리막(22)상에 설치된 도전막(23), 이 도전막(23)상에 설치된 절연막(24∼26), 상기 소자분리막(22)과 상기 도전막(23) 및 상기 절연막(24∼26)의 측면에 설치된 제1측벽재(29), 상기 반도체기판(21)의 표면상에 설치된 제1게이트절연막(30), 상기 절연막(24∼26)과 제1측벽재(29) 및 상기 제1게이트절연막(30)상에 설치된 제1게이트전극(36), 이 제1게이트전극(36)상에 설치된 제2게이트절연막(43), 이 제2게이트절연막(43) 및 상기 제1게이트전극(36)의 측면에 설치된 제2측벽재(38), 상기 절연막(24∼26)에 상기 제2측벽재(38)에 의해 자기정합적으로 형성된 접촉구멍(39) 및, 이 접촉구멍(39)내와 상기 제2측벽재(38) 및 상기 제2게이트 절연막(43)상에 설치된 상기 도전막(23)과 접속되는 제2게이트전극(42)을 구비하여 이루어진 것을 특징으로 하는 반도체장치.
  2. 반도체기판(21)의 표면상에 소자분리막(22)을 설치하고, 이 소자분리막(22)상에 도전막(23)을 설치하며, 이 도전막(23)상에 절연막(24∼26)을 설치하는 공정과, 상기 소자분리막(22)과 상기 도전막(23) 및 상기 절연막(24∼26)의 측면에 제1측벽재(29)를 설치하는 공정, 상기 반도체기판(21)의 표면상에 제1게이트절연막(30)을 설치하는 공정, 상기 절연막(24∼26)과 상기 제1측벽재(29) 및 제1게이트절연막(30)상에 제1게이트전극(36)을 설치하는 공정, 상기 제1게이트전극(36)상에 제2게이트절연막(43)을 설치하는 공정, 상기 제2게이트절연막(43) 및 상기 제1게이트전극(36)의 측면에 제2측벽재(38)를 설치하는 공정, 상기 절연막(24∼26)에 상기 제2측벽재(38)에 의해 자기정합적으로 접촉구멍(39)을 형성하는 공정 및, 상기 접촉구멍(39)내와 상기 제2측벽재(38) 및 상기 제2게이트절연막(43)상에 상기 도전막(23)과 접속되는 제2게이트전극(42)을 설치하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1절연막(22)과, 이 제1절연막(22)상에 설치된 제1도전층(23), 이 제1도전층(23)상에 설치된 제2절연막(24∼26), 상기 제1 및 제2절연막(22,24∼26)과 상기 제1도전층(23)의 측면에 설치된 제1측벽재(29), 이 제1측벽재(29) 및 상기 제2절연막(24∼26)상에 일단이 설치된 제2도전층(31), 이 제2도전층(31)상에 설치된 제3절연막(32∼34), 상기 제2도전층(31) 및 상기 제3절연막(32∼34)의 측면에 설치된 제2측벽재(38), 상기 제2절연막(24∼26)에 상기 제2측벽재(38)에 의해 자기정합적으로 형성된 접촉 구멍(39) 및, 이 접촉구멍(39)내와 상기 제2측벽재(38) 및 상기 제3절연막(32∼34)상에 설치된 상기 제1도전층(23)과 접속되는 제3도전층(41)을 구비하여 이루어진 것을 특징으로 하는 반도체장치.
  4. 제1절연막(22)상에 제1도전층(23)을 설치하고, 이 제1도전층(23)상에 제2절연막(24∼26)을 설치하는 공정과, 상기 제1 및 제2절연막(22,24∼26)과 상기 제1도전층(23)의 측면에 제1측벽재(29)를 설치하는 공정, 상기 제1측벽재(29) 및 상기 제2측벽재(38)상에 제2도전층(31)의 일단을 설치하는 공정, 상기 제2도전층(31)상에 제3절연막(32∼34)을 설치하는 공정, 상기 제2도전층(31) 및 상기 제3절연막(32∼34)의 측면에 제2측벽재(38)를 설치하는 공정, 상기 제2절연막(24∼26)에 상기 제2측벽재(38)에 의해 자기정합적으로 접촉구멍(39)을 형성하는 공정 및, 상기 접촉구멍(39)내와 상기 제2측벽재(38) 및 상기 제3절연막(32∼34)상에 상기 제1도전층(23)과 접속되는 제3도전층(41)을 설치하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 도전막(23)이 다결정실리콘, 비결정실리콘 또는 실리사이드로 이루어진 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 제1게이트전극(36)이 다결정실리콘, 비결정실리콘 또는 실리사이드로 이루어진 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 제2게이트전극(42)이 다결정실리콘, 비결정실리콘 또는 실리사이드로 이루어진 것을 특징으로 하는 반도체장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930012790A 1992-07-08 1993-07-08 반도체 장치 및 그 제조방법 KR970004772B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP92-180922 1992-07-08
JP04180922A JP3113075B2 (ja) 1992-07-08 1992-07-08 半導体装置およびその製造方法
JP92-182260 1992-07-09

Publications (2)

Publication Number Publication Date
KR940003055A true KR940003055A (ko) 1994-02-19
KR970004772B1 KR970004772B1 (ko) 1997-04-03

Family

ID=16091632

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930012790A KR970004772B1 (ko) 1992-07-08 1993-07-08 반도체 장치 및 그 제조방법

Country Status (3)

Country Link
US (1) US5378910A (ko)
JP (1) JP3113075B2 (ko)
KR (1) KR970004772B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640032A (en) * 1994-09-09 1997-06-17 Nippon Steel Corporation Non-volatile semiconductor memory device with improved rewrite speed
JPH0913955A (ja) * 1995-06-27 1997-01-14 Komatsu Ltd ディーゼルエンジンの排気ガス浄化装置
KR100243284B1 (ko) * 1997-02-27 2000-03-02 윤종용 반도체장치의 콘택홀 형성방법
KR100253295B1 (ko) * 1997-05-24 2000-04-15 김영환 반도체 소자의 제조방법
US5886382A (en) * 1997-07-18 1999-03-23 Motorola, Inc. Trench transistor structure comprising at least two vertical transistors
TW351852B (en) * 1997-10-20 1999-02-01 United Semicondutor Corp Process for manufacturing flash memory cell structure
US6369423B2 (en) * 1998-03-03 2002-04-09 Kabushiki Kaisha Toshiba Semiconductor device with a thin gate stack having a plurality of insulating layers
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
US6440850B1 (en) * 1999-08-27 2002-08-27 Micron Technology, Inc. Structure for an electrical contact to a thin film in a semiconductor structure and method for making the same
KR102056449B1 (ko) 2018-10-16 2019-12-16 주식회사 세라트 착용 패턴에 따라 향 발산량의 자동 조절이 가능한 장신구

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5759388A (en) * 1980-09-27 1982-04-09 Fujitsu Ltd Semiconductor storage device
US4618876A (en) * 1984-07-23 1986-10-21 Rca Corporation Electrically alterable, nonvolatile floating gate memory device

Also Published As

Publication number Publication date
JPH0629547A (ja) 1994-02-04
US5378910A (en) 1995-01-03
KR970004772B1 (ko) 1997-04-03
JP3113075B2 (ja) 2000-11-27

Similar Documents

Publication Publication Date Title
KR920018951A (ko) 고집적 반도체 메모리장치 및 그 제조방법
KR970054334A (ko) 박막트랜지스터 및 그의 제조방법
KR970052527A (ko) Mos구조용 게이트 전극 제조 방법
KR950034731A (ko) 비휘발성 반도체 메모리장치의 제조방법
KR930006941A (ko) 홀 캐패시터 셀 및 그 제조방법
KR940003055A (ko) 반도체 장치 및 그 제조방법
KR950010053A (ko) 메모리 셀의 비트 라인 비아 홀 제조방법
KR970063734A (ko) 반도체 장치의 커패시터 제조 방법
KR940022839A (ko) 반도체 장치 및 그 제조방법
KR960043167A (ko) 반도체 집적회로장치 및 그 제조방법
KR960032776A (ko) 박막 트랜지스터 및 그 제조방법
KR940022796A (ko) 트랜지스터 격리방법
KR940010333A (ko) 반도체 메모리장치 및 그 제조방법
KR970018694A (ko) 박막 트랜지스터 및 그 제조방법
KR950025994A (ko) 반도체 기억소자의 캐패시터 형성 방법
KR970054388A (ko) 반도체 소자의 트랜지스터 제조방법
KR960026966A (ko) 트랜지스터의 게이트 구조 및 그 제조방법
KR930020583A (ko) 금속배선 콘택형성 방법
KR930011311A (ko) Cmos 인버터 구조 및 제조방법
KR970003981A (ko) 반도체 소자의 캐패시터 제조방법
KR970008425A (ko) 반도체 장치에 사용되는 박막 트랜지스터의 제조방법
KR970018704A (ko) 수직구조의 mos트랜지스터를 갖는 반도체장치 및 그 제조방법
KR960030445A (ko) 박막 트랜지스터(tft) 제조방법 및 그 구조
KR970052273A (ko) 미세 고집적 콘택홀 제조방법
KR19980043790A (ko) 2실린더형 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110811

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee