KR970052273A - 미세 고집적 콘택홀 제조방법 - Google Patents
미세 고집적 콘택홀 제조방법 Download PDFInfo
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- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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Abstract
본 발명은 미세 고집적 콘택홀 제조방법에 관한 것으로, 고집적 실리콘 반도체에서 실리콘 기관상에 동작영역과 절연 분리영역이 형성되어 있는 상기 동작영역상에 게이트 전극 및 게이트 전극 측벽에 산화막 스페이서가 형성되어 이루어지는 트랜지스터의 소오스 및 드레인 영역에 불순물이 주입된 후 상기 트랜지스터의 소오스 드레인 영역에 콘택홀을 형성하는 미세 콘택홀 제조 방법에 있어서, 전도 물질간의 절연을 위하여 제1차 층간 절연막을 증착하는 공정; 그 위에 제1차 식각장벽막을 증착하여 제1차 식각 장벽층을 형성하는 공정; 제2차 층간 절연막을 증착한 후 콘택홀 마스크를 이용하여 제1차 콘택홀을 형성하는 공정; 제1차 콘택홀을 따라 제2차 층간 절연막을 식각하는 공정; 및 상기 제1차 콘택홀에 일정한 두께의 제2차 식각 장벽막을 증착한 후 불랑켓 식각을 통하여 미세 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 내지 제2e도는 본 발명에 따른 미세 콘택홀 제조방법에 의한 일실시예시도.
Claims (11)
- 고집적 실리콘 반도체에서 실리콘 기판상에 동작영역과 절연 분리영역이 형성되어 있는 상기 동작영역상에 게이트 전극 및 게이트 전극 측벽에 산화막 스페이서가 형성되어 이루어지는 트랜지스터의 소오스 및 트레인 영역에 불순물이 주입된 후 상기 트랜지스터의 소오스 드레인 영역에 콘택홀을 형성하는 미세 콘택홀 제조 방법에 있어서, 전도 물질간의 절연을 위하여 제1차 층간 절연막을 증착하는 공정; 그 위에 제1차 식각 장벽막을 증착하여 제1차 식각 장벽층을 형성하는 공정; 제2차 층간 절연막을 증착한 후 콘택홀 마스크를 이용하여 제1차 콘택홀을 형성하는 공정; 제1차 콘택홀을 따라 제2차 층간 절연막을 식각하는 공정; 및 상기 제1차 콘택홀에 일정한 두께의 제2차 식각 장벽막을 증착한 후 블랑켓 식각을 통하여 미세 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 하는 미세 고집적 콘택홀 제조 방법.
- 제1항에 있어서, 싱기 제1차 식각장벽막은, 질화 산화막 또는 폴리실리콘인 것을 특징으로 하는 미세 고집적 콘택홀 제조 방법.
- 제1항에 있어서, 상기 제1차 식각 장벽층을 형성하는 공정은, 제1차 식각 장벽 물질의 패턴 형성을 위하여 캐패시터의 스토로지 마스크를 이용한 것을 특징으로 하는 미세 고집적 콘택홀 제조 방법.
- 제1항에 있어서, 상기 제1층간 절연막은 전도 물질간의 절연을 목적으로 진행하고, 제2층간 절연막은 평탄화를 위하여 진행하는 경우.
- 제1항에 있어서, 싱기 제1차 콘택홀 형성 공정은, 상기 제1차 식각장벽막과 제2층간 절연막과의 높은 식각비를 이용한 것을 특징으로 하는 미세 고집적 콘택홀 제조 방법.
- 제1항에 있어서, 상기 제1차 콘택홀 형성 공정은, 산화막의 일부를 소정 두께로 남기는 것을 특징으로 하는 미세 고집적 콘택홀 제조 방법.
- 제1항에 있어서, 상기 제2차 층간 절연막 식각 공정은, 잔류 산화막을 소정 두께 남기기 위하여 제1식각 장벽막을 증착하는 것을 특징으로 하는 미세 고집적 콘택홀 제조 방법.
- 제1항에 있어서, 상기 제1차 콘택홀 형성 공정은, 상기 절연분리산화막의 새부리 모양 식각을 막기 위하여 제1차 식각 장벽막을 층간 절연물질 사이에 증착하는 것을 특징으로 하는 미세 고집적 콘택홀 제조 방법.
- 제1항에 있어서, 상기 미세 콘택홀 형성공정은, 상기 제2차 식각 장벽막을 증착한 후 상기 제1식각 장벽막과 제1층간 절연 물질간에 식각비가 거의 동일한 식각 공정을 이용하여 블랑켓 식각을 한 것을 특징으로 하는 미세 고집적 콘택홀 제조방법.
- 제1항에 있어서, 상기 미세 콘택홀 형성 공정 후, 매립하는 전도물질은, 폴리 실리콘 또는 텅스텐인 것을 특징으로 하는 미세 고집적 콘택홀 제조 방법.
- 제1항에 있어서, 상기 미세 콘택홀 형성 공정은, 상기 제2식각 장벽막의 두께에 따라 콘택홀의 크기를 조정하는 것을 특징으로 하는 미세 고집적 콘택홀 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950050970A KR0179183B1 (ko) | 1995-12-16 | 1995-12-16 | 미세 고집적 콘택홀 제조방법 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950050970A KR0179183B1 (ko) | 1995-12-16 | 1995-12-16 | 미세 고집적 콘택홀 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970052273A true KR970052273A (ko) | 1997-07-29 |
KR0179183B1 KR0179183B1 (ko) | 1999-04-15 |
Family
ID=19440757
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950050970A KR0179183B1 (ko) | 1995-12-16 | 1995-12-16 | 미세 고집적 콘택홀 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0179183B1 (ko) |
-
1995
- 1995-12-16 KR KR1019950050970A patent/KR0179183B1/ko not_active IP Right Cessation
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Publication number | Publication date |
---|---|
KR0179183B1 (ko) | 1999-04-15 |
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