KR930011296A - 전계효과형 트랜지스터 - Google Patents

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Abstract

제1게이트 및 제2게이트를 구비한 듀얼게이트 전계효과형 트랜지스터는 도전성영역을 가지고, 제2게이트의 전극부와 도전성영역과의 사이의 전위차가 제2게이트의 전극부와 채널동작영역과의 사이의 전위차보다 크다.

Description

전계효과형 트랜지스터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본원 발명의 제1실시예에 의한 듀얼게이트 전계효과형 트랜지스터를 도시한 구성도.
제5도는 본원 발명의 제2실시예에 의한 듀얼게이트 전계효과형 트랜지스터를 도시한 구성도.
제6도는 본원 발명의 제3실시예에 의한 듀얼게이트 전계효과형 트랜지스터를 도시한 구성도.

Claims (12)

  1. 제1게이트 및 제2게이트를 구비한 듀얼게이트 전계효과형 트랜지스터로서, 도전성영역을 가지고, 제2게이트의 전극부와 상기 도전성영역과의 사이의 전위치가 제2게이트의 전극부와 채널동작영역과의 사이의 전위차보다 큰 것을 특징으로 하는 듀얼게이트 전계효과형 트랜지스터.
  2. 제1항에 있어서, 상기 제2게이트의 전극부에 보호다이오드가 배설되어 있는 것을 특징으로 하는 듀얼게이트 전계효과형 트랜지스터.
  3. 제1게이트, 제2게이트, 소스부, 드레인부 및 채널동작영역을 구비한 듀얼게이트 전계효과형 트랜지스터로서, 도전성영역을 가지고, 이 도전성영역을 채널동작영역의 게이트측의 단부를 통하고, 또한 제2게이트의 전극부를 통하는 2개의 직선의 협각(夾角)이 최대로 되도록 하는 2개의 직선과, 제2게이트의 전극부로 둘러싸인 영역내에 최소한 배치되어 있고, 상기 제2게이트 전극부와 상기 도전성영역과의 사이의 전위차가 제2게이트의 전극부와 채널동작영역과의 사이의 전위차보다 큰 것을 특징으로 하는 듀얼게이트 전계효과형 트랜지스터.
  4. 제3항에 있어서, 상기 도전성영역은 드레인부의 전극의 연장부분으로 이루어지는 것을 특징으로 하는 듀얼게이트 전계효과형 트랜지스터.
  5. 제1게이트, 보호다이오드를 전극부에 갖는 제2게이트, 소스부, 드레인부 및 채널동작영역을 구비한 듀얼게이트 전계효과형 트랜지스터로서, 도전성영역을 가지고, 이 도전성영역은 상기 보호다이오드와, 채널동작영역의 게이트축의 단부와의 사이에 배치되어 있고, 제2게이트의 전극부와 상기 도전성영역과의 사이의 전위차가 제2게이트의 전극부와 채널동작영역과의 사이의 전위차보다 큰 것을 특징으로 하는 듀얼게이트 전계효과형 트랜지스터.
  6. 제5항에 있어서, 상기 도전성영역은 드레인부의 전극의 연장부분으로 이루어지는 것을 특징으로 하는 듀얼게이트 전계효과형 트랜지스터.
  7. 제1 및 제2게이트전극을 갖는 게이트전극부의 한쪽에 드레인전극이 배설되고, 또한 다른쪽에 소스전극이 배설되어 있는 액티브영역과, 상기 액티브영역의 소스전극측의 근방에서 상기 제2게이트전극과 도통상태 배설된 접속용 제2게이트전극과, 주변에 발생하는 전기력선의 방향이 최소한 상기 액티브영역측으로 향하지 않는 상태로 상기 접속용 제2게이트전극과 상기 소스전극과의 사이에서 접속되는 보호다이오드로 이루어지는 것을 특징으로하는 반도체 장치.
  8. 기판과, 상기 기판의 표면에 형성된 저저항화영역과, 상기 저저항화영역상에 각각 설치된 드레인전극 및/소스전극과, PN접합을 갖는 채널영역상에 설치된 게이트전극으로 이루어지고, 상기 소스전극하의 저저항화영역에 최소한 하나의 접합다이오드가 형성되고, 상기 접합다이오드의 취출전극과 상기 게이트전극이 전기적으로 접속되어 있는 것을 특징으로 하는 접합형 전계효과트랜지스터.
  9. 제8항에 있어서, 상기 소스전극하의 저저항화영역에 제1 및 제2접합다이오드가 형성되고, 상기 제1접합다이오드의 취출전극과, 상기 게이트전극이 전기적으로 접속되고, 상기 제2접합다이오드의 취출전극과 상기 소스전극이 전기적으로 접속되어 있는 것을 특징으로 하는 접합형 전계효과트랜지스터.
  10. 기판과, 상기 기판의 표면에 형성된 저저항화영역과, 상기 저저항화영역상에 각각 설치된 드래인전극 및 소스전극과, 제1 및 제2PN 접합을 갖는 채널영역상에 설치된 제1 및 제2게이트전극으로 이루어지고, 상기 소스전극하의 저저항화영역에 제1 및 제2접합다이오드가 형성되고, 상기 제1접합다이오드의 취출전극과 상기 제1게이트전극이 전기적으로 접속되고, 상기 제2접합다이오드의 취출전극과 상기 제2게이트전극이 전기적으로 접속되어 있는 것을 특징으로 하는 접합형 전계효과 트랜지스터.
  11. 제10항에 있어서, 상기 소스전극하의 저저항화영역에 제1 및 제4접합다이오드가 형성되고, 상기 제1접합다이오드의 취출전극과 상기 제1게이트전극이 전기적으로 접속되고, 상기 제3접합다이오드의 취출전극과 상기 제2게이트전극이 전기적으로 접속되고, 상기 제2 및 제4접합다이오드의 각 취출전극과 상기 소스전극이 전기적으로 접속되어 있는 것을 특징으로 하는 접합형 전계효과트랜지스터.
  12. 제8항 내지 제11항중 어느 한 항에 있어서, 상기 접합다이오드를 구성하는 PN 접합의 저항이 상기 채널영역에 있어서의 PN 접합의 저항보다 작은 것을 특징으로 하는 접합형 전계효과트랜지스터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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