KR930005943B1 - 개선된 패턴형성방법 - Google Patents

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도오루 와타나베
마사미 와타세
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

개선된 패턴형성방법
제1도는 종래 기술의 문제점을 설명하기 위한 단면도.
제2a 및 b도는 다른 종래 기술 및 그 기술의 문제점을 설명하기 위한 도면.
제3a 내지 d도는 본 발명의 제1실시예를 설명하기 위한 단면도.
제4a 내지 d도는 본 발명의 제2실시예를 설명하기 위한 단면도.
제5a 내지 e도는 본 발명의 제3실시예를 설명하기 위한 단면도.
제6a 내지 d도는 본 발명의 제4실시예를 설명하기 위한 단면도.
제7a 내지 d도는 본 발명의 제5실시예를 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10,…70 : 반도체기판
12,13,23a,23b,23c,23d,33a,33b,43,54a,54b,54c,63,73 : 포토레지스트패턴
21,31 : 금속막(텅스텐 실리사이드막) 22,32 : 단차면(段差面)
23 : 포토레지스터막 24,34 : 단차부(段差部)
31a,31b,31c : 텅스텐 실리사이드배선패턴 35,45,55,74 : SiO2막
41,51 : 열산화막 42,52 : Al막
42a,42b,52a,52b : Al배선패턴 44,53 : 유리막
61,71 : 절연막 62 : 폴리실리콘층
64 : 팔라듐층(palladium 層) 65 : Ni막
66 : 컨택트홀 72 : 실리콘질화막
75 : 소자분리절연막
[산업상의 이용분야]
본 발명은 반도체장치의 패턴형성방법에 관한 것으로, 특히 반도체소자상에 에칭에 의해 배선층을 형성하도록 된 패턴형성방법에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, 반도체기판을 에칭하는 경우에는, 그 반도체기판상에 포토레지스트패턴을 형성하고, 이 포토레지스트패턴을 마스크로 해서 반응성 이온에칭(RIE : Reactive Ion Etching)과 같은 에칭을 행하도록 되어 있었다.
그러나, 기존의 노광 및 현상공정을 이용해서 서브미크론단위 이하의 미세한 패턴을 형성하는 경우에는, 제1도에 도시된 바와같이 소망하는 포토레지스트패턴이 형성되지 않게 되는 문제가 발생하게 되는 바, 인접한 포토레지스트패턴간의 폭이 비교적 넓은 경우(예컨대 1.0㎛인 경우)에는 통상의 기술로 소망하는 패턴을 형성할 수 있게 되지만, 그 폭[예컨대 포토레지스트패턴(12,13)간의 폭]이 0.8㎛인 경우에는 그 상부에는 확실하게 패턴이 형성되나 하부는 충분히 감광되지 않기 때문에, 현상되지 않은 포토레지스트가 기판(10)상에 그대로 남게 된다. 이 때문에, 후속의 에칭공정에서 강기 포토레지스트패턴(12,13)을 마스크로 사용하는 것이 곤란하게 된다.
제2a 및 b도는 반도체기판(20)의 단차부(段差部 : 24)에 반사율이 높은 금속막[21 : 예컨대 텅스텐 실리사이드막(SWi막)]을 형성하고, 이것을 소정의 패턴으로 패터닝하도록 된 종래의 공정에 따른 문제점을 설명하기 위한 도면으로서, 이러한 종래의 공정에 있어서는, 단차부(24)를 갖는 반도체기판(20)상에 반사율이 높은 텅스텐 실리사이드막(21)을 형성한 다음 포토레지스트패턴(23)을 형성한다[제2a도 참조]. 이어서, 노광 및 현상공정을 수행해서 포토레지스터패턴(23a,23b)을 형성한다[제2b도]. 이들 공정에 의해 상기 반도체기판(20)의 평평한 표면상에는 소망하는 포토레지스트패턴(23a,23b)이 형성되지만, 단차부(24)에서는 금막(21)의 단차면(angled surface ; 22)으로부터의 반사광이 단차부(24)내의 포토레지스트막(23)을 감광시키기 때문에 점선으로 나타내어진 형상으로 형성되어야 할 포토레지스트패턴(23c)이 실제로는 포토레지트트팬터(23d)과 같은 형상으로 형성되게 된다. 이와같이, 소망하는 형상으로 형성되지 않은 포토레지스트패턴(23d)을 마스크로 사용해서는 예컨대 금속막(21)을 정확히 패터닝하는 것이 곤란하게 된다.
[발명의 목적]
이에 본 발명은 상기한 사정을 감안해서 발명된 것으로, 인접한 패턴간의 폭이 서브미크론단위 이하로 극히 좁더라도 정확하게 포토레지스트패턴을 형성할 수 있드록 개선된 패턴형성방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명에 따른 개선된 패턴형성방법은, 피패턴 형성막상에 제1막을 형성하는 공정과, 이 제1막을 선택적으로 제거하여 제1패턴을 형성하는 공정, 이 제1패턴이 형성된 상기 피패턴형성막을 수용액에 담그어 줌으로써 상기 피패턴형성막의 노출부상에 제2막을 형성하는 공정, 상기 제1패턴을 제거하는 공정 및, 상기 제2막을 마스크로해서상기 피패턴형성막을 에칭하는 공정을 갖춘 것을 특징으로 한다.
[실시예]
이하, 도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.
제3a 내지 d도는 본 발명의 제1실시예를 설명하기 위한 단면도로서, 이 제3a 내지 d도를 참조해서 반도체기판의 단차부에 배선패턴을 형성하는 방법에 대해 설명하면 다음과 같다.
먼저, 단차부(34)를 갖는 반도체기판(30)을 준비한 다음 이 반도체기판(30)상에 패턴화된 텅스텐 실리사이드막(31)을 형성하고, 전면에 OFPR(도오쿄오 오카사 제작)과 같은 포지티브 포토레지스트막(positive photoresist layer)을 형성한 다음, 기존의 노광 및 현상공정을 이용해서 상기 단차부(34)의 단차면(32)을 덮도록 포토레지스트패턴(33a,33b)을 형성한다[제3a도 참조].
이어, 상기 반도체기판(30)을 규불화수소산 수용액(珪弗化水素酸水溶液)속에 담그게 되는데, 이 단계에서 H2SiF6와 H2O가 반응함으로써 SiO2가 석출되기 때문에 텅스텐 실리사이드막(31)이 노출된 영역에 1000Å정도의 SiO2막(35)이 선택적으로 형성되게 된다. SiO2막(35)을 선택적으로 형성하기 위해서는, 상기 포토레지스트패턴(33a,33b)의 표면을 산소플라즈마반응을 이용해서 친수성(親水性 ; Hydrophilic)을 갖는 표면으로부터 소수성(疎水性 ; 이것은 발수성(撥水性)이라고도 한다]을 갖는 표면으로 바꾸어 줄 필요가 있다[제3b도 참조]. 차후에는 이 공정을 소수성 처리(疎水性處理 ; hydrophobic treatment)라 칭하기로 한다.
그후, 회화처리(灰化處理)를 해서 상기 포토레지스트패턴(33a,33b)을 제거한다[제3c도 참조]. 다음에는 상기 SiO2막(35)을 마스크로해서 RIE와 같은 이방성 에칭을 행하여 소망하는 텅스텐 실리사이드배선패턴(31a,31b,31c)을 형성한 다음[제3d도 참조], 상기 SiO2막(35)을 에칭에 의해 제거한다(도시되지 않음).
본 실시예에 있어서는 단차부(34)의 단차면(32)을 노광시키지 않기 때문에 상기 단차면(32)으로부터의 반사광에 따른 포토레지스트막의 감광을 방지할 수 있게 되고, 또 WSi막(31)에 비해 극히 에칭율이 낮은 SiO2막(35)을 마스크로 사용해서 에칭하였기 때문에 반도체기판(30)에 단차부(34)가 포함되어 있다 하더라도 그 반도체기판(30)상에 소망하는 WSi배선패턴(31a,31b,31c)을 형성할 수 있게 된다.
한편, 본 실시예에서는 배선재료로서 WSi를 사용했지만, 이에 한정되는 것은 아니다.
다음에는 제4a 내지 d도를 참조해서 본 발명의 제2실시예에 대해 설명한다.
먼저, 반도체기판(40)상에 열산화막(41)을 형성하고 나서 이 열산화막(41)상에 스퍼터링(sputtering)에 의해 에칭막인 Al막(42)을 약 8000Å정도 형성한다. 그리고, 기존의 노광 및 현상공정을 이용해서 상기 Al막(42)상에 약 12,000Å정도의 포토레지스트패턴(43)을 형성한 다음, SOG법(Spin On Glass 法)에 의해 전면에 얇은 유리를 도포하고 베이킹처리(baking treatment)를 하여 유리막(44)을 형성한다[제4a도 참조].
이어, 기존의 에칭공정을 이용해서 상기 포토레지스트패턴(43)상에 형성될 비교적 얇은 유리막(44)을 제거하고, 포토레지스트패턴(43)이 형성되지 않은 부분에 형성된 두꺼운 유리막(44) 부분을 남겨 둔채 소수성 처리를 수행한다. 그리고, 상기 반도체기판(40)을 규불화수소산 수용액속에 담그어 줌으로써 상기 유리막(44)상에 2000Å정도의 막두께를 갖는 SiO2막(45)을 선택적으로 형성한 다음[제4b도 참조], 웨트에칭(wet etching)을 행해 상기 포토레지스트패턴(43)을 제거한다[제4c도 참조].
이어, SiO2막(45)을 마스크로 해서 RIE와 같은 이방성 에칭을 행해 소망하는 Al배선패턴(42a,42b)을 형성한 다음[제4d도 참조], 상기 SiO2막(45)과 유리막(44)을 에칭에 의해 제거한다(도시하지 않음).
이 실시예에 의하면, Al막과 포토레지스트막의 에칭선택비가 2인 것에 비해 Al막과 마스크로 사용된 SiO2막의 에칭선택비는 10이기 때문에 에칭의 선택성을 개선할 수 있게 된다.
또, 잔류 Al배선패턴(42a,42b)은 SiO2막(45)에 의해 결정되고, SiO2막(45)이 형성되는 영역은 잔류 포토레지스트패턴(43)에 의해 결정되기 때문에, 포토레지스트패턴(43)의 폭을 좁게 형성해서 Al배선패턴(42a,42b)의 폭을 넓게 형성할 수도 있게 된다. 더욱이, 포지티브 포토레지스트를 사용하기 때문에, 노광조건[예컨대 과농광(over exposure)]을 조절함으로써 아주 쉽게 잔류 포토레지스트패턴의 폭을 좁게 형성할 수 있게 되는데, 이것은 인접한 패턴들간의 폭을 좁게 형성할 수 있게 되어 해상도를 향상시킬 수 있다는 것을 의미한다.
한편, 본 실시예에 있어서는 SiO2막(45)을 형성하기 전에 SOG법으로 유리막(44)을 형성하였는데, 이 유리막(44)으로 SiO2막(45)을 석출시키기 위해 사용되는 규불화수소산 수용액에 의해 Al막(42)이 에칭되는 것을 방지할 수 있게 된다.
다음에는 제5a도 내지 e도를 참조해서 본 발명의 제3실시예에 대해 설명한다.
먼저, 반도체기판(50)상에 열산화막(51)을 형성한 다음 이 열산화막(51)상에 스퍼터링에 의해 에칭막인 Al막(52)을 8000Å정도 형성한다. 이어 SOG법에 의해 전면에 얇은 유리를 도포하고 베이킹처리를 하여 유리막(53)을 형성한 다음, 기존의 노광 노광 및 현상공정을 이용해서 상기 유리막(53)상에 포토레지스트패턴(54a,54b,54c)을 형성한다[제5a도 참조].
그리고, 상기 포토레지스트패턴(54a,54b,54c)의 소수성 처리를 수행한 후에 상기 반도체기판(50)을 규불화수소산 수용액속에 담그어 줌으로써 SiO2막(55)을 형성한다[제5b도 참조].
그 다음에는 상기 포토레지스트패턴(54a,54b,54c)을 제거한 후[제5c도 참조], 상기 SiO2막(55)을 마스크로 해서 웨트에칭을 행해 상기 유리막(53)을 에칭한다[제5d도 참조].
이어, 상기 SiO2막(55)을 마스크로해서 RIE와 같은 이방성 에칭을 행해 소망하는 Al배선패턴(52a,52b)을 형성한 다음[제5e도 참조], 상기 SiO2막(55)과 유리막(53a,53b)을 에칭에 의해 제거한다(도시하지 않음).
이 실시예에 의하면, 제4a 내지 d도에서 설명한 제2실시예와 마찬가지로 소망하는 배선패턴을 형성할 수 있게 된다.
제6a 내지 d도는 본 발명의 제4실시예를 설명하기 위한 단면도로서, 이 제6a 내지 d도를 참조해서 반도체소자에 컨택트홀을 형성하는 방법에 대해 설명하면 다음과 같다.
먼저, 반도체기판(60)상에 절연막(61)을 형성한 다음 이 절연막(61)상에 감압 CVD법(減壓 CVD法)에 의해 300Å정도의 막두께를 갖는 폴리실리콘층(62)을 형성한다. 이어, 이 폴리실리콘층(62)상에 기존의 노광 및 현상공정을 이용해서 포토레지스트패턴(63)을 형성한 다음 [제6a도 참조], 이 포토레지스트패턴(63)의 소수성처리를 수행한다.
이어, 반도체기판(60)을 염화팔라듐(PdCl2)용액속에 담그어 주는 부전해도금 처리에 의해 폴리실리콘층(62)상에 팔라듐층(palladium 層 ; 64)을 100Å이하의 두께로 형성한 다음, 반도체기판(60)을 유황산니켈(NiSO4)과 차아인산염(次亞燐酸)의 혼합용액속에 담그어 팔라듐층(64)의 노출된 영역에 1000Å정도의 막두께를 갖는 Ni막(65)을 형성한다[제6b도 참조].
그 다음에, 산소플라즈마에 의한 회화처리를 행해 포토레지스트패턴(63)을 제거한후(제6c도 참조), Ni막(65)을 마스크해서 RIE와 같은 이방성 에칭을 행해 컨택트홀(66)을 형성한다[제6d도 참조].
다음에는 염산과 질산 및 초산이 혼합된 수용액을 이용해서 웨트에칭을 행해 Ni막(65)과 팔라듐층(64)을 제거하게 되는데, 여기서 폴리실리콘층(62)은 유기알칼리용액에 의한 웨트에칭 또는 불소의 활성기에 의한 드라이에칭으로 제거하든지 산화시켜 그대로 잔존시켜도 좋다.
본 실시예에 의하면, 컨택트홀(66)의 크기가 잔류 포토레지스트패턴(63)에 의해 결정되기 때문에, 과농광을 행해 포토레지스트패턴(63)의 폭을 좁게 형성하여 해상도 이하의 폭을 갖는 포토레지스트패턴(63)을 형성할 수 있게 되고, 그에 따라 기존의 에칭공정을 이용할 때보다 개구부가 더 좁은 컨택트홀을 형성할 수 있게 된다. 또, Ni막(65)의 에칭률이 절연막(61)의 에칭률보다 극히 작기 때문에, 소망하는 형상의 미세한 컨택트홀을 쉽게 형성할 수 있게 된다. 더욱이, 폴리실리콘층(62)과 Ni막(65)간의 밀착성을 양호하게 하기 위해 포토레지스트패턴(63)이 형성되지 않은 폴리실리콘층(62)상에 팔라듐층(64)을 형성하면 더욱 좋다.
제7a 내지 d도는 본 발명의 제5실시예를 설명하기 위한 단면도로서, 이 제7a 내지 d도를 참조해서 반도체기판을 산화시키는 방법에 대해 설명하면 다음과 같다.
먼저, 반도체기판(70)상에 절연막(71)을 형성한 다음 이 절연막(71)상에 실리콘질화막(72 ; SiN4膜)을 형성하고, 이어 이 실리콘질화막(72)상에 포토레지스트패턴(73)을 형성한다[제7a도 참조].
다음에는 이 포토레지스트패턴(73)의 소수성 처리를 수행한 다음 제3a 내지 d도에 나타내어진 제1실시예와 동일한 방법으로 동일한 수용액속에 반도체 기판(70)을 담그어 줌으로써 SiO2막(74)을 형성한다[제7b도 참조]. 그후, 산소 플라즈마에 의한 회화처리를 행해 상기 포토레지스트패턴(73)을 제거한다[제7c도 참조].
이어서, SiO2막(74)을 마스크로해서 RIE와 같은 이방성 에칭을 행해 실리콘질화막(72)을 선택적으로 에칭한 다음, SiO2막(74)의 아랫부분에만 형성된 실리콘질화막(72)을 마스크로해서 열산화시켜 소자분리절연막(75)을 형성한다[제7d도 참조]. 그후, 화학적 드라이에칭(CDE)에 의한에칭처리로 상기 SiO2막(74)과 실리콘 질화막(72)을 제거한다.
본 실시예에 의하면, 포토레지스트패턴(73)의 폭이 미세하게 되도록 소자분리절연막(75)을 형성할 수 있게 된다.
한편, 제1, 제2, 제3 및 제5실시예에 있어서는 마스크로서 석출시킨 SiO2막을 사용했지만, 그 대신 제4실시예와 마찬가지로 무전해도금처리로 Ni막을 형성하고 이 Ni막을 마스크로 사용해도 좋고, 또 배선층과 절연막대신 반도체기판을 에칭재료로 사용해도 좋다.
더욱이, 본 발명은 상기 각 실시예에 한정되지 않고, 정보를 저장하는 광학디스크상에 패턴을 형성하는 것에도 응용될 수 있다.
또, 상기 각 실시예에 있어서 패턴을 형성하는 막은 포토레지스트패턴에 한정되지 않고, 침지공정에 의해 석출되는 물질이 그 패턴상에 거의 석출되지 않는 물질이면 어느 것이라도 좋다.
또한, 본 발명은 상기한 실시예에 한정되지 않고, 그 요지를 이탈하지 않는 범위내에서 여러가지로 변형해서 실시할 수가 있다.
한편, 본 발명의 특허청구의범위의 각 구성요소에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정하는 의도로 병기한 것은 아니다.

Claims (8)

  1. 피패턴형성막(31 ; 42 ; 52 ; 61 ; 72)상에 제1막을 형성하는 공정과, 이 제1막을 선택적으로 제거하여 제1패턴(33a,33b ; 43 ; 54a~54c ; 63 ; 73)을 형성하는 공정, 이 제1패턴(33a,33b ; 43 ; 54a~54c ; 63 ; 73)이 형성된 상기 피패턴형성막(31 ; 42 ; 52 ; 61 ; 72)을 수용액에 담그어 줌으로써 상기 피패턴형성막의 노출부상에 제2막(35 ; 45 ; 55 ; 64,65 ; 74)을 형성하는 공정, 상기 제1패턴(33a,33b ; 43 ; 54a~54c ; 63 ; 73)을 제거하는 공정 및, 상기 제2막(35 ; 45 ; 55 ; 64,65 ; 74)을 마스크로 해서 상기 피패턴형성막(31 ; 42 ; 52 ; 61 ; 72)을 에칭하는 공정을 갖춘 것을 특징으로 하는 패턴형성방법.
  2. 상기 피패턴형성막(31)의 표면이 단차부(34)를 갖추고 있고, 상기 제1패턴(33a,33b)이 이 단차부(34)의 단차면(32)을 덮도록 되어있는 것을 특징으로 하는 패턴형성방법.
  3. 제1항에 있어서, 상기 피패턴형성막(31 ; 42 ; 52)이 금속막이고, 상기 제1막이 포토레지스트막인 것을 특징으로 하는 패턴형성방법.
  4. 제1항에 있어서, 상기 제2막(35 ; 45 ; 55 ; 74)이 실리콘산화막인 것을 특징으로 하는 패턴형성방법.
  5. 제1항에 있어서, 상기 제1막을 형성하기 전에, 상기 피패턴형성막(52 ; 61)상에 제3막(53 ; 62)을 형성하는 공정과, 상기 제2막(55 ; 64,65)을 마스크로해서 상기 제3막(53 ; 62)을 에칭하는 공정을 더 갖춘 것을 특징으로 하는 패턴형성방법.
  6. 제1항에 있어서, 상기 제1막이 친수성(親水性)을 갖는 막을 소수성(疎水性)을 갖는 막으로 변환시킴으로써 형성되도록 된 것을 특징으로 하는 패턴형성방법.
  7. 제1항 내지 제6항중 어느 한 항에 있어서, 상기 피패턴형성막(31 ; 42 ; 52 ; 61 ; 72)이 기판(30 ; 40 ; 50 ; 60 ; 70)상에 형성되어 있는 것을 특징으로 하는 패턴형성방법.
  8. 제1항 내지 제6항중 어느 한 항에 있어서, 상기 피패턴형성막이 기판인 것을 특징으로 하는 패턴형성방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3255942B2 (ja) * 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
IT1248534B (it) * 1991-06-24 1995-01-19 Sgs Thomson Microelectronics Procedimento per la realizzazione di strutture di calibrazione particolarmente per la taratura di macchine di misura del disallineamento in circuiti integrati in genere.
US5390412A (en) * 1993-04-08 1995-02-21 Gregoire; George D. Method for making printed circuit boards
US5536603A (en) * 1993-12-21 1996-07-16 Kabushiki Kaisha Toshiba Phase shift mask and method of fabricating the same
JPH08262289A (ja) * 1995-03-20 1996-10-11 Sumitomo Electric Ind Ltd チューブ集合光ケーブル
US5994211A (en) * 1997-11-21 1999-11-30 Lsi Logic Corporation Method and composition for reducing gate oxide damage during RF sputter clean
US6197644B1 (en) * 1998-11-06 2001-03-06 Advanced Micro Devices, Inc. High density mosfet fabrication method with integrated device scaling
US20040209190A1 (en) * 2000-12-22 2004-10-21 Yoshiaki Mori Pattern forming method and apparatus used for semiconductor device, electric circuit, display module, and light emitting device
US6489237B1 (en) 2001-12-04 2002-12-03 Taiwan Semiconductor Manufacturing Company Method of patterning lines in semiconductor devices
KR100455293B1 (ko) * 2002-05-15 2004-11-06 삼성전자주식회사 친수성 영역과 소수성 영역으로 구성되는 생물분자용어레이 판의 제조방법
US7205228B2 (en) * 2003-06-03 2007-04-17 Applied Materials, Inc. Selective metal encapsulation schemes
JP3828514B2 (ja) * 2003-06-30 2006-10-04 Ｔｄｋ株式会社 ドライエッチング方法及び情報記録媒体の製造方法
US7960095B2 (en) * 2004-02-11 2011-06-14 International Business Machines Corporation Use of mixed bases to enhance patterned resist profiles on chrome or sensitive substrates
US20100204057A1 (en) * 2009-02-10 2010-08-12 Samsung Electronics Co., Ltd. Substrate for microarray, method of manufacturing microarray using the same and method of obtaining light data from microarray
TWI546925B (zh) * 2010-02-09 2016-08-21 精材科技股份有限公司 晶片封裝體及其形成方法
CN104094087B (zh) * 2011-12-28 2016-07-20 株式会社尼康 编码器、编码器用标尺制造方法、编码器制造方法及驱动装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52136590A (en) * 1976-05-11 1977-11-15 Matsushita Electric Ind Co Ltd Production of semiconductor device
FR2354633A1 (fr) * 1976-06-11 1978-01-06 Ibm Procede pour realiser des configurations metalliques sur un substrat isolant
JPS57166035A (en) * 1981-04-03 1982-10-13 Citizen Watch Co Ltd Forming method for mask for dry etching
JPS57196744A (en) * 1981-05-29 1982-12-02 Nippon Sheet Glass Co Ltd Surface treatment of glass containing alkali metal
US4496419A (en) * 1983-02-28 1985-01-29 Cornell Research Foundation, Inc. Fine line patterning method for submicron devices
JPS60214532A (ja) * 1984-04-11 1985-10-26 Nippon Telegr & Teleph Corp <Ntt> パタ−ン形成方法
US4674174A (en) * 1984-10-17 1987-06-23 Kabushiki Kaisha Toshiba Method for forming a conductor pattern using lift-off
US4576834A (en) * 1985-05-20 1986-03-18 Ncr Corporation Method for forming trench isolation structures
US4624749A (en) * 1985-09-03 1986-11-25 Harris Corporation Electrodeposition of submicrometer metallic interconnect for integrated circuits
JPS6450425A (en) * 1987-08-20 1989-02-27 Toshiba Corp Formation of fine pattern
JPH01140629A (ja) * 1987-11-26 1989-06-01 Sharp Corp パターン形成方法

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DE68928856D1 (de) 1998-12-24
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EP0630044B1 (en) 1998-11-18
EP0358350A3 (en) 1991-10-16
KR900005565A (ko) 1990-04-14

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