JPH06104170A - 多層レジスト法によるパターン形成方法 - Google Patents
多層レジスト法によるパターン形成方法Info
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- JPH06104170A JPH06104170A JP21148091A JP21148091A JPH06104170A JP H06104170 A JPH06104170 A JP H06104170A JP 21148091 A JP21148091 A JP 21148091A JP 21148091 A JP21148091 A JP 21148091A JP H06104170 A JPH06104170 A JP H06104170A
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- resist
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- patterned
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
Abstract
(57)【要約】 （修正有）
【目的】別々に開口したパターンについて、エッチング
を同様に行うことによってそれぞれのパターンにおける
エッチングのバラツキを小さくしたパターン形成方法。 【構成】パターンを形成すべき基板１上に、基板がわか
ら順次下層レジスト２、第２の中間層３２、第１の中間
層３１、第１の上層レジスト４１を備える多層レジスト
構造を形成し、第１の上層レジスト４１をパターニング
して、得られた第１の上層レジストパターン４１ａをマ
スクに第１の中間層３１をパターニングし、第１の上層
レジストパターンの除去後第２の上層レジスト４２を形
成し、第２の上層レジストをパターニングして、得られ
た第２の上層レジストパターン４２ａをマスクに第１の
中間層３１をパターニングする。以下順次このような工
程を繰返すことによってａ，ｂ，ｃ等のパターンを開口
しエッチングを行う。
を同様に行うことによってそれぞれのパターンにおける
エッチングのバラツキを小さくしたパターン形成方法。 【構成】パターンを形成すべき基板１上に、基板がわか
ら順次下層レジスト２、第２の中間層３２、第１の中間
層３１、第１の上層レジスト４１を備える多層レジスト
構造を形成し、第１の上層レジスト４１をパターニング
して、得られた第１の上層レジストパターン４１ａをマ
スクに第１の中間層３１をパターニングし、第１の上層
レジストパターンの除去後第２の上層レジスト４２を形
成し、第２の上層レジストをパターニングして、得られ
た第２の上層レジストパターン４２ａをマスクに第１の
中間層３１をパターニングする。以下順次このような工
程を繰返すことによってａ，ｂ，ｃ等のパターンを開口
しエッチングを行う。
Description
【０００１】
【産業上の利用分野】本発明は、多層レジスト法による
パターン形成方法に関する。本発明は各種のパターンの
形成に利用することができ、例えば、電子材料（半導体
装置等）のパターン形成や、あるいはかかるパターンを
形成するためのマスクパターンの形成に適用することが
できる。
パターン形成方法に関する。本発明は各種のパターンの
形成に利用することができ、例えば、電子材料（半導体
装置等）のパターン形成や、あるいはかかるパターンを
形成するためのマスクパターンの形成に適用することが
できる。
【０００２】
【従来の技術】従来より、２以上のパターンについて、
各パターンを別々に形成しなければならない場合があ
る。例えばレベンソン型位相シフトマスクは、隣り合う
光透過部の位相を互いに反転させ、即ち０°と１８０°
の位相にして解像度を上げるものであるが、このレベン
ソン型位相シフト法を図２のようなパターンに用いよう
とすると、パターンｂとパターンｃが同相（またはパタ
ーンａとパターンｂまたはｃが同相）となって、この部
分に位相シフト法を用いることができない。図２の例で
はパターンａ（１８０°）とパターンｂ，ｃ（０°）と
は互いに位相反転するので位相シフト効果が出るが、パ
ターンｂとパターンｃとではこの効果は出せない。仮に
パターンｂを１８０°位相反転するものとしてパターン
ｃとの位相シフト効果を出すと、今度はパターンｂとパ
ターンａとの間で位相シフト効果がなくなる。なお図２
において、パターンａ，ｂ，ｃの部分に光が当たり、ま
た、レジストはポジ型でパターンは抜きパターンとす
る。
各パターンを別々に形成しなければならない場合があ
る。例えばレベンソン型位相シフトマスクは、隣り合う
光透過部の位相を互いに反転させ、即ち０°と１８０°
の位相にして解像度を上げるものであるが、このレベン
ソン型位相シフト法を図２のようなパターンに用いよう
とすると、パターンｂとパターンｃが同相（またはパタ
ーンａとパターンｂまたはｃが同相）となって、この部
分に位相シフト法を用いることができない。図２の例で
はパターンａ（１８０°）とパターンｂ，ｃ（０°）と
は互いに位相反転するので位相シフト効果が出るが、パ
ターンｂとパターンｃとではこの効果は出せない。仮に
パターンｂを１８０°位相反転するものとしてパターン
ｃとの位相シフト効果を出すと、今度はパターンｂとパ
ターンａとの間で位相シフト効果がなくなる。なお図２
において、パターンａ，ｂ，ｃの部分に光が当たり、ま
た、レジストはポジ型でパターンは抜きパターンとす
る。
【０００３】この場合、図３に示すように、パターン
ａ，ｂとパターンｃを別々に（別のマスクで）開口する
ことにより、効果的なパターン形成を行うことが考えら
れる。即ち図３のマスク１でパターンａ，ｂを被露光材
である例えばウェハー上に形成し、次にマスク２で同一
ウェハー上にパターンｃを形成して、両者を合わせて図
２のパターンａ，ｂ，ｃをウェハー上に形成するもので
ある。
ａ，ｂとパターンｃを別々に（別のマスクで）開口する
ことにより、効果的なパターン形成を行うことが考えら
れる。即ち図３のマスク１でパターンａ，ｂを被露光材
である例えばウェハー上に形成し、次にマスク２で同一
ウェハー上にパターンｃを形成して、両者を合わせて図
２のパターンａ，ｂ，ｃをウェハー上に形成するもので
ある。
【０００４】このように、２回以上別々にパターン形成
する必要がある場合、その形成法は、一般的には、図４
に示すような工程で行う。まず図４（Ａ）のように基板
１上に第１のレジストＲ１をコートし、これをパターニ
ングして、得られたレジストパターンＲ１ａによりパタ
ーンａ，ｂの基板エッチングを行い（図４（Ｂ））、次
に第１のレジストを除去後、第２のレジストＲ２をコー
トし（図４（Ｃ））、これをパターニングしてレジスト
パターンＲ２ａを得、これによりパターンｃの基板エッ
チングを行い（図４（Ｄ））、最終的に図４（Ｅ）の構
造を得る。しかしこの工程で行う場合、次のような問題
点が存在する。即ち、パターンａ，ｂとパターンｃに関
して基板のエッチングを別々に行うので、図４（Ｅ）に
符号Ｅで示すような、エッチング深さやその他エッチン
グに伴うバラツキが、パターンａ，ｂとパターンｃの間
に発生することである。
する必要がある場合、その形成法は、一般的には、図４
に示すような工程で行う。まず図４（Ａ）のように基板
１上に第１のレジストＲ１をコートし、これをパターニ
ングして、得られたレジストパターンＲ１ａによりパタ
ーンａ，ｂの基板エッチングを行い（図４（Ｂ））、次
に第１のレジストを除去後、第２のレジストＲ２をコー
トし（図４（Ｃ））、これをパターニングしてレジスト
パターンＲ２ａを得、これによりパターンｃの基板エッ
チングを行い（図４（Ｄ））、最終的に図４（Ｅ）の構
造を得る。しかしこの工程で行う場合、次のような問題
点が存在する。即ち、パターンａ，ｂとパターンｃに関
して基板のエッチングを別々に行うので、図４（Ｅ）に
符号Ｅで示すような、エッチング深さやその他エッチン
グに伴うバラツキが、パターンａ，ｂとパターンｃの間
に発生することである。
【０００５】また、上記のような位相シフトマスクを用
いたパターン形成の場合のほかにも、図５に示すような
ラインアンドスペースパターンでスペースの距離Ｓが小
さい場合、解像度の関係で両側のラインＬは別々にパタ
ーン形成しなければならない場合がある。このときも、
上記と同様の問題が生じる。
いたパターン形成の場合のほかにも、図５に示すような
ラインアンドスペースパターンでスペースの距離Ｓが小
さい場合、解像度の関係で両側のラインＬは別々にパタ
ーン形成しなければならない場合がある。このときも、
上記と同様の問題が生じる。
【０００６】このとき、例えば図４において、単一のレ
ジストＲ１を用い、これを１回目露光現像でパターン
ａ，ｂ用のレジストパターンを形成し、基板エッチング
を行うことなく２回目の露光現像を行ってパターンｃ用
のレジストパターンを形成して、パターンａ，ｂ，ｃ用
の開口をレジストに形成した上で、一度に基板エッチン
グを行えばよいと考えられるかも知れない。しかし、図
６に示すように、露光部が硬化して、未露光部を現像時
に溶解除去するネガ型レジストにあっては、１回目露光
後未露光部を現像除去すると２回目露光してもパターン
は形成できないから、この手法を採用できない。また、
化学増幅型レジストと称されるレジストは、現像まであ
る程度時間がたってしまうと、発生した酸が拡散して良
好なパターニングが出来なくなるので、上記の手法は採
用しにくいものである。よって、上記の手法も、レジス
ト等によっては適用できず、汎用性に欠ける技術と言え
る。
ジストＲ１を用い、これを１回目露光現像でパターン
ａ，ｂ用のレジストパターンを形成し、基板エッチング
を行うことなく２回目の露光現像を行ってパターンｃ用
のレジストパターンを形成して、パターンａ，ｂ，ｃ用
の開口をレジストに形成した上で、一度に基板エッチン
グを行えばよいと考えられるかも知れない。しかし、図
６に示すように、露光部が硬化して、未露光部を現像時
に溶解除去するネガ型レジストにあっては、１回目露光
後未露光部を現像除去すると２回目露光してもパターン
は形成できないから、この手法を採用できない。また、
化学増幅型レジストと称されるレジストは、現像まであ
る程度時間がたってしまうと、発生した酸が拡散して良
好なパターニングが出来なくなるので、上記の手法は採
用しにくいものである。よって、上記の手法も、レジス
ト等によっては適用できず、汎用性に欠ける技術と言え
る。
【０００７】
【発明の目的】本発明は上記従来技術の問題点を解決し
て、別々に開口したパターンについて、エッチングを同
様に行うことができ、よってそれぞれのパターンにおけ
るエッチングのバラツキを小さくして、例えばレベンソ
ン型の位相シフト技術をＳＲＡＭセルのような複雑なパ
ターン形成にも適用できるようにし、また、極めて微細
なラインアンドスペースパターンについても、デザイン
ルール以下のスペースパターンを形成できるパターン形
成方法を提供せんとするものである。
て、別々に開口したパターンについて、エッチングを同
様に行うことができ、よってそれぞれのパターンにおけ
るエッチングのバラツキを小さくして、例えばレベンソ
ン型の位相シフト技術をＳＲＡＭセルのような複雑なパ
ターン形成にも適用できるようにし、また、極めて微細
なラインアンドスペースパターンについても、デザイン
ルール以下のスペースパターンを形成できるパターン形
成方法を提供せんとするものである。
【０００８】
【問題点を解決するための手段】本発明は、パターンを
形成すべき基板上に、基板がわから順次下層レジスト、
第２の中間層、第１の中間層、第１の上層レジストを備
える多層レジスト構造を形成し、第１の上層レジストを
パターニングして、得られた第１の上層レジストパター
ンをマスクに第１の中間層をパターニングし、第１の上
層レジストパターンの除去後第２の上層レジストを形成
し、第２の上層レジストをパターニングして、得られた
第２の上層レジストパターンをマスクに第１の中間層を
パターニングし、第２の上層レジストパターンの除去後
パターニングされた第１の中間層をマスクにして第２の
中間層をパターニングし、その後パターニングされた第
２の中間層または第１及び第２の中間層をマスクに下層
レジストをパターニングし、得られた下層レジストパタ
ーンをマスクにして基板をパターニングしてパターンを
形成する多層レジスト法によるパターン形成方法であっ
て、これにより上記目的を達成するものである。
形成すべき基板上に、基板がわから順次下層レジスト、
第２の中間層、第１の中間層、第１の上層レジストを備
える多層レジスト構造を形成し、第１の上層レジストを
パターニングして、得られた第１の上層レジストパター
ンをマスクに第１の中間層をパターニングし、第１の上
層レジストパターンの除去後第２の上層レジストを形成
し、第２の上層レジストをパターニングして、得られた
第２の上層レジストパターンをマスクに第１の中間層を
パターニングし、第２の上層レジストパターンの除去後
パターニングされた第１の中間層をマスクにして第２の
中間層をパターニングし、その後パターニングされた第
２の中間層または第１及び第２の中間層をマスクに下層
レジストをパターニングし、得られた下層レジストパタ
ーンをマスクにして基板をパターニングしてパターンを
形成する多層レジスト法によるパターン形成方法であっ
て、これにより上記目的を達成するものである。
【０００９】後に詳述する本発明の一実施例を示す図１
の例示を用いて本発明を説明すると、次のとおりであ
る。
の例示を用いて本発明を説明すると、次のとおりであ
る。
【００１０】本発明の多層レジスト法によるパターン形
成方法においては、パターンを形成すべき基板１上に、
基板がわから順次下層レジスト２、第２の中間層３２、
第１の中間層３１、第１の上層レジスト４１を備える多
層レジスト構造を形成し（図１（ａ））、第１の上層レ
ジスト４１をパターニングして、得られた第１の上層レ
ジストパターン４１ａをマスクに第１の中間層３１をパ
ターニングし、これにより図１（ｂ）に例示の構造を
得、第１の上層レジストパターンの除去後第２の上層レ
ジスト４２を形成し（図１（ｃ）（ｄ））、第２の上層
レジストをパターニングして、得られた第２の上層レジ
ストパターン４２ａをマスクに第１の中間層３１をパタ
ーニングし（図１（ｅ））、第２の上層レジストパター
ンの除去後パターニングされた第１の中間層３１ｂをマ
スクにして第２の中間層３２をパターニングし、その後
パターニングされた第２の中間層３２ａまたは第１及び
第２の中間層３１ｂ，３２ａをマスクに下層レジスト２
をパターニングし（図１（ｇ））、得られた下層レジス
トパターン２ａをマスクにして基板１をパターニングし
てパターンａ，ｂ，ｃを形成する（図１（ｈ）（ｉ））
ものである。
成方法においては、パターンを形成すべき基板１上に、
基板がわから順次下層レジスト２、第２の中間層３２、
第１の中間層３１、第１の上層レジスト４１を備える多
層レジスト構造を形成し（図１（ａ））、第１の上層レ
ジスト４１をパターニングして、得られた第１の上層レ
ジストパターン４１ａをマスクに第１の中間層３１をパ
ターニングし、これにより図１（ｂ）に例示の構造を
得、第１の上層レジストパターンの除去後第２の上層レ
ジスト４２を形成し（図１（ｃ）（ｄ））、第２の上層
レジストをパターニングして、得られた第２の上層レジ
ストパターン４２ａをマスクに第１の中間層３１をパタ
ーニングし（図１（ｅ））、第２の上層レジストパター
ンの除去後パターニングされた第１の中間層３１ｂをマ
スクにして第２の中間層３２をパターニングし、その後
パターニングされた第２の中間層３２ａまたは第１及び
第２の中間層３１ｂ，３２ａをマスクに下層レジスト２
をパターニングし（図１（ｇ））、得られた下層レジス
トパターン２ａをマスクにして基板１をパターニングし
てパターンａ，ｂ，ｃを形成する（図１（ｈ）（ｉ））
ものである。
【００１１】
【作用】本発明によれば、別々に開口したパターン（図
１の例示では図１（ｆ）に示すパターンａ，ｂ，ｃ用の
開口パターン）につき、被エッチング材である基板等の
エッチングを同時に行える（図１の例示では図１（ｈ）
におけるエッチング）ので、各パターンにおける基板等
のエッチングのバラツキを小さくできる。よって、位相
シフト法の複雑なパターンへの適用や、極微細パターン
の形成を効果的に達成できる。
１の例示では図１（ｆ）に示すパターンａ，ｂ，ｃ用の
開口パターン）につき、被エッチング材である基板等の
エッチングを同時に行える（図１の例示では図１（ｈ）
におけるエッチング）ので、各パターンにおける基板等
のエッチングのバラツキを小さくできる。よって、位相
シフト法の複雑なパターンへの適用や、極微細パターン
の形成を効果的に達成できる。
【００１２】
【実施例】以下、本発明の実施例について、図面を参照
して説明する。但し、当然のことではあるが、本発明は
以下に示す実施例により限定されるものではない。
して説明する。但し、当然のことではあるが、本発明は
以下に示す実施例により限定されるものではない。
【００１３】実施例１ この実施例は、本発明を、半導体装置の微細パターンの
製造などの場合で、レジストの開口を、パターンａ，ｂ
とパターンｃとで別々に行わなければならない場合に具
体化したものである。本実施例においては次の（１）〜
（９）の工程を行う。図１を参照する。
製造などの場合で、レジストの開口を、パターンａ，ｂ
とパターンｃとで別々に行わなければならない場合に具
体化したものである。本実施例においては次の（１）〜
（９）の工程を行う。図１を参照する。
【００１４】（１）本実施例においては、基板１である
Ｓｉウェハー上に、下層レジスト２としてＯＦＰＲ−８
００を１μｍコートしたのち、２００℃でベーキングす
る。次に、下層レジスト２の上に第２の中間層３２とし
て例えばＳＯＧ（ＳｐｉｎＯｎ Ｇｌａｓｓ）を１００
０Åコートし、２００℃でベーキングする。これにより
ＳＯＧはＳｉＯ2 化する。第２の中間層３２の上に、第
１の中間層１として例えばａ−Ｓｉ（アモルファスシリ
コン）をプラズマＣＶＤ（スパッタ、ＥＣＲＣＶＤでも
よい）で、１０００Å、２００℃でデポジッションす
る。第１の中間層３１の上に、第１の上層レジスト４１
として例えばＤＵＶレジストのＸＰ８８４３を５０００
Åコートし、９０℃で９０秒ベーキングする。これによ
り図１（ａ）の構造とする。
Ｓｉウェハー上に、下層レジスト２としてＯＦＰＲ−８
００を１μｍコートしたのち、２００℃でベーキングす
る。次に、下層レジスト２の上に第２の中間層３２とし
て例えばＳＯＧ（ＳｐｉｎＯｎ Ｇｌａｓｓ）を１００
０Åコートし、２００℃でベーキングする。これにより
ＳＯＧはＳｉＯ2 化する。第２の中間層３２の上に、第
１の中間層１として例えばａ−Ｓｉ（アモルファスシリ
コン）をプラズマＣＶＤ（スパッタ、ＥＣＲＣＶＤでも
よい）で、１０００Å、２００℃でデポジッションす
る。第１の中間層３１の上に、第１の上層レジスト４１
として例えばＤＵＶレジストのＸＰ８８４３を５０００
Åコートし、９０℃で９０秒ベーキングする。これによ
り図１（ａ）の構造とする。
【００１５】ここで、第１，第２の中間層３１，３２
は、ドライエッチング時に選択比がとれるものであるこ
とが必要であり、ここでは例えば第１の中間層３１をａ
−Ｓｉとし、第２の中間層３２をＳＯＧから形成したの
である。その他、第１の中間層３１をａ−Ｓｉとし、第
２の中間層３２をＰ−ＳｉＮ（プラズマシリコンナイト
ライド）とすることもできる。ａ−Ｓｉに代えてポリシ
リコンを用いてもよい。但し、ａ−Ｓｉの方が、後にウ
ェット処理する場合、液の浸み込みが少ないので、有利
である。
は、ドライエッチング時に選択比がとれるものであるこ
とが必要であり、ここでは例えば第１の中間層３１をａ
−Ｓｉとし、第２の中間層３２をＳＯＧから形成したの
である。その他、第１の中間層３１をａ−Ｓｉとし、第
２の中間層３２をＰ−ＳｉＮ（プラズマシリコンナイト
ライド）とすることもできる。ａ−Ｓｉに代えてポリシ
リコンを用いてもよい。但し、ａ−Ｓｉの方が、後にウ
ェット処理する場合、液の浸み込みが少ないので、有利
である。
【００１６】（２）第１の上層レジスト４１にパターン
ａ，ｂを開口し上層レジスト４１ａとし、それをマスク
にして第１の中間層３１のドライエッチングをする。こ
れにより、パターンａ，ｂ用の開口が形成された第１の
中間層のパターン３１ａを有する図１（ｂ）の構造を得
る。ここでパターンａ，ｂとしては、ＫｒＦエキシマレ
ーザーステッパー（ＮＡ０．４２）を用いて、０．３５
μｍ幅のラインとして、またａ，ｂ間のスペースを０．
３５μｍとして、形成する。
ａ，ｂを開口し上層レジスト４１ａとし、それをマスク
にして第１の中間層３１のドライエッチングをする。こ
れにより、パターンａ，ｂ用の開口が形成された第１の
中間層のパターン３１ａを有する図１（ｂ）の構造を得
る。ここでパターンａ，ｂとしては、ＫｒＦエキシマレ
ーザーステッパー（ＮＡ０．４２）を用いて、０．３５
μｍ幅のラインとして、またａ，ｂ間のスペースを０．
３５μｍとして、形成する。
【００１７】第１の中間層３１のエッチングは、使用ガ
ス：ＳＦ6 ／フロン１１３＝６／６５ＳＣＣＭ、μ波パ
ワー：８００Ｗ、ＲＦパワー：５０Ｗ、圧力：１６ｍＴ
ｏｒｒの条件で行った。このときの選択比（対ＳＯＧ）
は３０〜４０である。
ス：ＳＦ6 ／フロン１１３＝６／６５ＳＣＣＭ、μ波パ
ワー：８００Ｗ、ＲＦパワー：５０Ｗ、圧力：１６ｍＴ
ｏｒｒの条件で行った。このときの選択比（対ＳＯＧ）
は３０〜４０である。
【００１８】ここで、第１の中間層３１をエッチングす
るとき、第２の中間層３２はエッチングされないよう、
第２の中間層３２との間にできるだけ高い選択比をとれ
るようにすることが望ましい。また中間層は２層とは限
らず、中間層１／中間層２／中間層３／・・・・のよう
になっていてよいが、第１の中間層３１と第２の中間層
３２の間には、選択比がとれることが必要である。
るとき、第２の中間層３２はエッチングされないよう、
第２の中間層３２との間にできるだけ高い選択比をとれ
るようにすることが望ましい。また中間層は２層とは限
らず、中間層１／中間層２／中間層３／・・・・のよう
になっていてよいが、第１の中間層３１と第２の中間層
３２の間には、選択比がとれることが必要である。
【００１９】（３）第１の中間層３１をエッチングした
のち、第１の上層レジスト４１を除去する。これにより
図１（ｃ）の構造とする。ここでは、酸素プラズマ中に
基板ウェハーを入れて第１の上層レジスト４１を除去
し、更に薬品処理（発煙硝酸等使用）によってウェハー
表面を清浄にする。
のち、第１の上層レジスト４１を除去する。これにより
図１（ｃ）の構造とする。ここでは、酸素プラズマ中に
基板ウェハーを入れて第１の上層レジスト４１を除去
し、更に薬品処理（発煙硝酸等使用）によってウェハー
表面を清浄にする。
【００２０】ここで、第２の中間層３２は、上層レジス
ト４１を除去するとき、下層レジスト２を酸素プラズマ
や薬品から保護する役目をはたすが、本実施例において
はこのためにも第２の中間層３２は必須である。
ト４１を除去するとき、下層レジスト２を酸素プラズマ
や薬品から保護する役目をはたすが、本実施例において
はこのためにも第２の中間層３２は必須である。
【００２１】（４）第１の上層レジスト４１と同じ条件
で、第２の上層レジスト４２を形成する。これにより図
１（ｄ）の構造とする。
で、第２の上層レジスト４２を形成する。これにより図
１（ｄ）の構造とする。
【００２２】（５）第２の上層レジスト４２にパターン
ａ，ｂの開口時と同じ条件で、パターンｃの開口を形成
し、これをマスクに第１の中間層３１ａを更にエッチン
グする。これにより図１（ｅ）の構造を得る。以上でパ
ターニングされた第１の中間層を符号３１ｂで示す。パ
ターンｃのライン幅は０．３５μｍ、パターンｃとｂの
間のスペースは０．３５μｍ±０．１０μｍとする（±
０．１０μｍはアライメント誤差分）。
ａ，ｂの開口時と同じ条件で、パターンｃの開口を形成
し、これをマスクに第１の中間層３１ａを更にエッチン
グする。これにより図１（ｅ）の構造を得る。以上でパ
ターニングされた第１の中間層を符号３１ｂで示す。パ
ターンｃのライン幅は０．３５μｍ、パターンｃとｂの
間のスペースは０．３５μｍ±０．１０μｍとする（±
０．１０μｍはアライメント誤差分）。
【００２３】（６）第２の上層レジストを第１の上層レ
ジスト４１の除去と同じ条件で除去する。こきときも第
２の中間層３２によって下層レジストが保護される。こ
れにより図１（ｆ）の構造が得られる。
ジスト４１の除去と同じ条件で除去する。こきときも第
２の中間層３２によって下層レジストが保護される。こ
れにより図１（ｆ）の構造が得られる。
【００２４】（７）パターニングされた第１の中間層３
１ｂをマスクにして、第２の中間層３２をエッチングす
る。このａ−Ｓｉ（第１の中間層）をマスクにしてＳｉ
Ｏ2（第２の中間層）をエッチングする条件として、 ガス：ＣＨＦ3 ／Ｏ2 ＝７５／８ＳＣＣＭ 圧力：５０ｍＴｏｒｒ 電力密度：０．２３Ｗ／ｃｍ2 を採用できる。
１ｂをマスクにして、第２の中間層３２をエッチングす
る。このａ−Ｓｉ（第１の中間層）をマスクにしてＳｉ
Ｏ2（第２の中間層）をエッチングする条件として、 ガス：ＣＨＦ3 ／Ｏ2 ＝７５／８ＳＣＣＭ 圧力：５０ｍＴｏｒｒ 電力密度：０．２３Ｗ／ｃｍ2 を採用できる。
【００２５】（８）下層レジスト２を、パターニングさ
れた第２の中間層３２ａ、またはパターニングされた第
１，第２の中間層３１ｂ，３２ａによってエッチング
し、図１（ｇ）の構造を得る。エッチング条件は、 ガス系：Ｏ2 ／Ｃｌ2 ＝４０／１０ＳＣＣＭ ウェハー温度：−３０℃ ＲＦパワー：２００Ｗａｔｔ μ波パワー：８５０Ｗａｔｔ 圧力：１０ｍＴｏｒｒ でエッチングすることによって、異方性レジストエッチ
ングを行った。
れた第２の中間層３２ａ、またはパターニングされた第
１，第２の中間層３１ｂ，３２ａによってエッチング
し、図１（ｇ）の構造を得る。エッチング条件は、 ガス系：Ｏ2 ／Ｃｌ2 ＝４０／１０ＳＣＣＭ ウェハー温度：−３０℃ ＲＦパワー：２００Ｗａｔｔ μ波パワー：８５０Ｗａｔｔ 圧力：１０ｍＴｏｒｒ でエッチングすることによって、異方性レジストエッチ
ングを行った。
【００２６】（９）上記により得られた下層レジストパ
ターン２ａをマスクとして、基板１のエッチングを行
う。条件は、基板がシリコンで、シャロートレンチを形
成する場合は、 ガス系：Ｃ2 Ｃｌ3 Ｆ3 ／ＳＦ6 ＝６０／１０ＳＣＣＭ μ波パワー：８５０Ｗ ＲＦパワー：１５０Ｗ 圧力：１０ｍＴｏｒｒ とする。
ターン２ａをマスクとして、基板１のエッチングを行
う。条件は、基板がシリコンで、シャロートレンチを形
成する場合は、 ガス系：Ｃ2 Ｃｌ3 Ｆ3 ／ＳＦ6 ＝６０／１０ＳＣＣＭ μ波パワー：８５０Ｗ ＲＦパワー：１５０Ｗ 圧力：１０ｍＴｏｒｒ とする。
【００２７】一方、基板がＷ−ポリサイドの場合は、 使用ガス系：ＳＦ6 ／ＨＢｒ＝Ｃ2 Ｃｌ3 Ｆ3 ／ＳＦ6
＝６５／５ＳＣＣＭ 圧力：１０ｍＴｏｒｒ ＲＦパワー：１００Ｗ μ波パワー：７００Ｗ とする。これにより図１（ｈ）の構造が得られる。下層
レジストパターン２ａが残っている場合、これを除去し
て、図１（ｉ）の構造を得る。
＝６５／５ＳＣＣＭ 圧力：１０ｍＴｏｒｒ ＲＦパワー：１００Ｗ μ波パワー：７００Ｗ とする。これにより図１（ｈ）の構造が得られる。下層
レジストパターン２ａが残っている場合、これを除去し
て、図１（ｉ）の構造を得る。
【００２８】本実施例によれば、上述した工程（２）と
（３）でパターンａ，ｂを開口し、工程（４）と（５）
でパターンｃを別々に開口するが、工程（７）以後はパ
ターンａ，ｂ，ｃが同じ工程を通るので、基板のエッチ
ングのバラツキを抑制することができる。よって、パタ
ーンのバラツキのないエッチング加工が実現できる。
（３）でパターンａ，ｂを開口し、工程（４）と（５）
でパターンｃを別々に開口するが、工程（７）以後はパ
ターンａ，ｂ，ｃが同じ工程を通るので、基板のエッチ
ングのバラツキを抑制することができる。よって、パタ
ーンのバラツキのないエッチング加工が実現できる。
【００２９】なお、第１，第２の中間層３１，３２につ
いては、加工する基板１がＳｉまたはシリサイドの場合
は、上記のように第１の中間層３１をＳＯＧ、第２の中
間層３２をａ−Ｓｉにして、工程（７）の前にＳＯＧを
エッチオフしておけば、第２の中間層３２は基板エッチ
ング中にエッチオフされ、下層レジスト２上に残らない
ようにできる。一方、加工する基板がＳｉＯ2 やシリコ
ンナイトライドＳｉＮである場合は、第１の中間層３１
をａ−Ｓｉ、第２の中間層３２をＳＯＧとすると、下層
レジスト２上に残らないようにできる。
いては、加工する基板１がＳｉまたはシリサイドの場合
は、上記のように第１の中間層３１をＳＯＧ、第２の中
間層３２をａ−Ｓｉにして、工程（７）の前にＳＯＧを
エッチオフしておけば、第２の中間層３２は基板エッチ
ング中にエッチオフされ、下層レジスト２上に残らない
ようにできる。一方、加工する基板がＳｉＯ2 やシリコ
ンナイトライドＳｉＮである場合は、第１の中間層３１
をａ−Ｓｉ、第２の中間層３２をＳＯＧとすると、下層
レジスト２上に残らないようにできる。
【００３０】
【発明の効果】本発明によれば、別々に開口したパター
ンにつき、被エッチング材である基板等のエッチングを
同時に行えるので、各パターンにおける基板等のエッチ
ングのバラツキを小さくできる。よって、位相シフト法
の複雑なパターンへの適用も可能となり、また、極微細
パターンの形成をも効果的に達成できたという効果を有
する。
ンにつき、被エッチング材である基板等のエッチングを
同時に行えるので、各パターンにおける基板等のエッチ
ングのバラツキを小さくできる。よって、位相シフト法
の複雑なパターンへの適用も可能となり、また、極微細
パターンの形成をも効果的に達成できたという効果を有
する。
【図１】実施例１の工程を順に断面図で示すものであ
る。
る。
【図２】背景技術を説明する図である。
【図３】背景技術を説明する図である。
【図４】問題点を示す図である。
【図５】従来技術を示す図である。
【図６】問題点を示す図である。
１ 基板 ２ 下層レジスト ２ａ 下層レジストパターン ３１ 第１の中間層 ３１ｂ パターニングされた第１の中間層 ３２ 第２の中間層 ３２ａ パターニングされた第２の中間層 ４１ 第１の上層レジスト ４１ａ 第１の上層レジストパターン ４２ 第２の上層レジスト ４２ａ 第２の上層レジストパターン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月９日
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (1)
- 【請求項１】パターンを形成すべき基板上に、基板がわ
から順次下層レジスト、第２の中間層、第１の中間層、
第１の上層レジストを備える多層レジスト構造を形成
し、 第１の上層レジストをパターニングして、得られた第１
の上層レジストパターンをマスクに第１の中間層をパタ
ーニングし、 第１の上層レジストパターンの除去後第２の上層レジス
トを形成し、 第２の上層レジストをパターニングして、得られた第２
の上層レジストパターンをマスクに第１の中間層をパタ
ーニングし、 第２の上層レジストパターンの除去後パターニングされ
た第１の中間層をマスクにして第２の中間層をパターニ
ングし、 その後パターニングされた第２の中間層または第１及び
第２の中間層をマスクに下層レジストをパターニング
し、 得られた下層レジストパターンをマスクにして基板をパ
ターニングしてパターンを形成する多層レジスト法によ
るパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21148091A JPH06104170A (ja) | 1991-07-29 | 1991-07-29 | 多層レジスト法によるパターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21148091A JPH06104170A (ja) | 1991-07-29 | 1991-07-29 | 多層レジスト法によるパターン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104170A true JPH06104170A (ja) | 1994-04-15 |
Family
ID=16606654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21148091A Pending JPH06104170A (ja) | 1991-07-29 | 1991-07-29 | 多層レジスト法によるパターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104170A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008159690A (ja) * | 2006-12-21 | 2008-07-10 | Tokyo Electron Ltd | 基板の処理方法、基板の処理システム及びプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| JP2008166355A (ja) * | 2006-12-27 | 2008-07-17 | Tokyo Electron Ltd | 基板の処理方法、基板の処理システム及びプログラムを記憶したコンピュータ読み取り可能な記憶媒体 |
-
1991
- 1991-07-29 JP JP21148091A patent/JPH06104170A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008159690A (ja) * | 2006-12-21 | 2008-07-10 | Tokyo Electron Ltd | 基板の処理方法、基板の処理システム及びプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| US7977038B2 (en) | 2006-12-21 | 2011-07-12 | Tokyo Electron Limited | Substrate processing method, substrate processing system, and computer-readable recording medium recording program thereon |
| US8587763B2 (en) | 2006-12-21 | 2013-11-19 | Tokyo Elctron Limited | Substrate processing method, substrate processing system, and computer-readable recording medium recording program thereon |
| JP2008166355A (ja) * | 2006-12-27 | 2008-07-17 | Tokyo Electron Ltd | 基板の処理方法、基板の処理システム及びプログラムを記憶したコンピュータ読み取り可能な記憶媒体 |
| US8083959B2 (en) | 2006-12-27 | 2011-12-27 | Tokyo Electron Limited | Substrate processing method, substrate processing system, and computer-readable storage medium |
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