KR930002286B1 - 발진회로 - Google Patents

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KR930002286B1
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히토시 곤도
히로유키 수와베
아이키 고지마
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

발진회로
제1도는 본 발명에 따른 발진회로의 1실시예를 나타낸 구성 설명도,
제2도(a)는 제1도중의 발진회로부분의 소자의 평면패턴의 일례를 나타낸 도면,
제2도(b)는 제2도(a)중의 B-B선으로 잘랐을때의 단면도,
제2도(c)는 제2도(a)중의 C-C선으로 잘랐을때의 단면도,
제3도(a)는 제1도중 발진회로부분의 소자의 평면패턴의 다른 예를 나타낸 도면,
제3도(b)는 제3도(a)중의 B-B선으로 잘랐을때의 단면도,
제4도(a) 및 (b)는 각각 제1도중의 발진회로부분의 반전논리회로의 서로 다른 예를 나타낸 회로도,
제5도는 제1도중의 발진회로부분의 다른 예를 나타낸 회로도,
제6도는 일반적인 수정발진회로를 나타낸 회로도,
제7도는 제6도중의 트랜스미션·게이트의 도통상태에 있어서의 저항특성을 나타낸 도면,
제8도는 제6도중의 반전증폭회로의 전달특성과 동작점을 나타낸 도면,
제9도는 제6도의 등가회로도,
제10도(a)는 수정진동자의 등가회로도,
제10도(b)는 수정진동자의 리액턴스특성을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
OSC'' : 발진회로 IV1∼IV4 : 인버터
TR" : 트랜스미션·게이트 P1",P2,P3 : P채널 트랜지스터
N1",N2∼N4 : N채널 트랜지스터 Xin : 발진입력단자
Xout : 발진출력단자 X'tal : 수정진동자
20 : P형 반도체기판 21 : 게이트산화막
22 : 다결정실리콘층 23 : 층간절연막
23" : 게이트산화막 24 : 금속배선층
24" : 게이트전극 25 : N웰
26 : N+불순물층 27 : P+불순물층
[산업상의 이용분야]
본 발명은 반도체집적회로장치내에 설치되는 발진회로에 관한 것으로, 특히 증폭회로를 구성하는 귀환저항에 이용되는 절연게이트형(MOS) 트랜스미션·게이트에 관한 것이다.
[종래의 기술 및 그 문제점]
제6도에 종래의 수정발진회로(OSC)의 일례를 나타내었다. 이하, 본 명세서에서는 P형 반도체기판을 이용한 경우를 예로들어 설명한다. 따라서 N형 MOS트랜지스터(이하, N채널 트랜지스터라고 표기)는 직접 P형 반도체상에 형성되고, P형 MOS트랜지스터(이하, P채널 트랜지스터라고 표기)는 P형 반도체기판상에 소정의 깊이로 형성된 N형 웰영역상에 형성된다. 또 상기 P형 반도체기판에는 접지전위(이하, GND로 표기)가 인가되고, 상기 N형 웰영역에서는 GND에 대하여 정(+)의 VDD전원전위(이하, VDD로 표기)가 인가되고 있는 것으로 한다.
참조부호 TR은 게이트가 GND에 접속된 P채널 트랜지스터(P1)의 소오스 또는 드레인의 한쪽과 게이트가 VDD에 접속된 N채널 트랜지스터(N1)의 소오스 또는 드레인의 한쪽이 입력단자(Xin)에 접속되고, 한편, 상기 P채널 트랜지스터(P1)의 소오스 또는 드레인의 다른 한쪽과 상기 N채널 트랜지스터(N1)의 소오스 또는 드레인의 다른 한쪽이 출력단자(Xout)에 접속되어 있는 MOS트랜스미션·게이트(이하, 트랜스미션·게이트로 표기)이다. 또한 참조부호 IV1은 소오스가 VDD에 접속된 P채널 트랜지스터(P2)와 소오스가 GND에 접속된 N채널 트랜지스터(N2)의 게이트가 서로 접속되어 입력단자(Xin)에 접속되고, 한편, 각각의 드레인이 서로 접속되어 출력단자(Xout)에 접속되어 있는 상보성 MOS(CMOS)인버터(이하, 인버터로 표기)이다. 참조부호 IV2 및 IV3은 상기 참조부호 IV1과 같은 구조를 갖는 인버터이고, IV3의 출력(out)은 이 수정발진회로(OSC)의 출력신호이다. 또한 입력단자(Xin)에는 입력용량(Cin)이, 출력단자(Xout)에는 출력용량(Cout)이 각각 접속되고, 입력단자(Xin)와 출력단자(Xout) 사이에는 수정진동자(X'tal)가 접속되어 있다. 한편, 지금까지 기술한 구성요소중, X'tal을 제외한 모든 것이 원리적으로는 반도체집적회로장치에 내장될 수 있다.
여기에서, 상기 트랜스미션·게이트(TR)에 관해서는 제 7도에 도시한 바와 같이 「트랜스미션·게이트의 도통시의 저항값이 입력전압의 변화에 대해 근사적인 직선성을 나타내는 점」및「MOS트랜지스터(P1 및N1)가 상기와 같은 접속으로 되어 있기 때문에 어느쪽의 트랜지스터도 항상 도통상태로 되어 있는 점」에서 회로의 동작을 고려할때에는 단순히 저항소자로서 취급할 수 있음을 명확히 해둔다. 따라서 트랜스미션·게이트(TR)의 근사적인 저항값을 이제부터 Rfb로 표기하는 것으로 한다.
다음에 트랜스미션·게이트(TR)와 인버터(IV1)의 관계에 대해 설명한다. 제6도중의 점선내의 회로는 자기바이어스법을 이용한 단순한 반전증폭회로이다. 이 바이어스방식에서는 인버터(IV1)의 출력전압이 Rfb인 저항에 의해 인버터(IV1)의 입력으로 귀환되므로 인버터(IV1)의 출력전압과 입력전압이 같아지는 점이 이 증폭회로의 동작점이 된다. 이 반전증폭회로의 전달특성과 동작점을 제8도에 나타내었다. 이 자기바이어스법에서는 귀환저항(Rfb)을 인버터(IV1)의 출력저항(Ro)보다 충분히 크게함과 동시에 입력용량(Cin)과 귀환저항(Rfb)의 적의 역수 1/(Cin·Rfb)를 발진주파수보다 충분히 작게하는 것이 필요하다. 인버터(IV1)의 출력저항(Ro)은 이 인버터(IV1)의 이득의 크기 Aν(Aν〉0)와 함께 수정발진회로(OSC)의 발진조건에 관계되는 파라미터이다. 여기에서, 참조부호 Ro,-Aν, Cin, Cout등의 파라미터를, 더 나아가서는 귀환저항(Rfb)을 규정하는 조건을 명확하게 하므로 수정발진회로(OSC)의 발진조건을 간단하게 고찰해본다.
제9도는 제6도의 수정발진회로(OSC)의 등가회로도이다. 귀환저항(Rfb)에 관해서는 제9도중의 반전증폭회로의 동작점을 인버터(IV1)의 회로문턱전압(본 예에서는 VDD/2로 되어 있는 것으로 한다)에 고정시키는, 즉, 반전증폭회로의 비반전측(+) 입력단자를 VDD/2인 전위에 고정시키는 소정의 효과만을 제외하고 도면중에 표기하는 것을 생략하였다. 여기에서, 제9도에 나타낸 발진회로(OSC)의 루프이득을 구하기위해 도시된 반전증폭회로의 반전측(-) 입력단자①→출력단자②의 경로와 그 반대의 경로 ②→①의 2개로 나누어 생각해 본다.
우선 ②→①의 경로를 생각해 본다. 입력단자①의 전압을 V①, 출력단자②의 전압을 V②, 귀환율을 B, 수정 진동자(X'tal), 입력용량(Cin), 출력용량(Cout)의 각 임피던스를 Zx, Zin, Zout이라고 하면, V①=BV②에 의해
Figure kpo00001
다음에 ①→②의 경로를 생각해 본다. V②=AV①이라고 하면, A는 이 경로의 이득이다. 여기에서,
Figure kpo00002
(1-2)(1-3)식에 의해
Figure kpo00003
②→①→②의 경로를 한번 돎으로써 V②는 A·B배가 된다. A·B는 이 회로의 루프이득이라 불리우며(1-1)(1-4)식에 의해 다음과 같이 표시된다.
Figure kpo00004
Zin=1/JωCin, Zout=1/JωCout, Zx=R+jX라고 하면, (1-5)식은 다음 식과 같이 변형된다.
Figure kpo00005
여기에서,
Figure kpo00006
이 회로에서는 발진이 일어나고 또한 계속되기 위해서는 이 회로가 정귀환회로인 한편, 루프이득(A·B)이 1이상인 것이 필요하다. 이 조건을 수식화하면,
Figure kpo00007
(1-8)(1-9)식에 의해
Figure kpo00008
(1-11)식을 (1-7)식에 대입하고 (1-10)식의 조건을 적용하면,
Figure kpo00009
가 된다.
여기에서, 발진주파수부근에서는
Figure kpo00010
이고(상세한 것은 후술함), 한편, 일반적으로 r《Ro이므로
Figure kpo00011
이 되어 「Aν/Ro의 값이 큰만큼 발진되기 쉽다」고 할 수 있다.
직시적 이해를 돕기 위해 인버터(IV1)를 구성하는 N채널 트랜지스터(N2)와 P채널 트랜지스터(P2)에 대해 각각의 문턱전압(Vthn과 Vthp)의 절대값의 관계, 각각의 이득계수(βn과 βp)의 관계, 각각의 채널변조 계수(λn과 λp)의 관계가
Figure kpo00012
이라고 가정하고 Aν, Ro 및 Aν/Ro를 구해본다. 입력단자(Xin)의 전위를 Vin, 출력단자(Xout)의 전위를Vout이라고 한다.(1-14)∼(1-16)식에 의해 반전증폭회로의 동작전압은 VDD/2이고 인버터(IV1)의 트랜지스터(N2,P2)는 모두 포화동작상태에 있다. 이에 의해 이 트랜지스터(N2,P2)의 각 드레인전류(Idsn,Idsp)는 각각 다음과 같이 된다.
Figure kpo00013
이득의 크기(Aν)는
Figure kpo00014
로부터
Figure kpo00015
출력저항(Ro)은 Ro=Rn·Rp/(Rn+Rp), 1/Rn=d(Idsn)/dVout, -1/Rp=(Idsp)/dVout로 부터
Figure kpo00016
이 된다. 따라서 Aν/Ro는
Figure kpo00017
이 된다. 이 식으로 부터 Aν/Ro의 값을 크게 하기 위해서는, 즉, 발진동작을 일으키기 쉽게 하기 위해서는 β, VDD,λ를 크게 하거나 Vth를 작게 하면 좋다는 것을 알 수 있다.
그런데 수정발진회로(OSC)를 대규모집적회로(LSI) 제품에 내장시킬 경우, 그 제품의 사양에서 VDD는어떤 범위를 가지고 이미 결정되어 있는 것이 많고, 또 일반적으로 문턱전압(Vth)의 값을 설계단에서 임의로 설정하는 것은 불가능하다. 따라서 LSI에 내장된 수정발진회로(OSC)의 발진동작을 일으키기 쉽게 하기위해서는 트랜지스터 이득계수(β) 또는 채널변조계수(λ)를 크게 하면 된다.
여기에서, 트랜지스터 이득계수(β)의 정의는
Figure kpo00018
또한 채널변조계수(λ)를 포함한 드레인전류의 보정계수{1+λVds}의 물리적의미는
Figure kpo00019
단,
Figure kpo00020
이므로 채널길이(L)를 작게 함으로써 트랜지스터 이득계수(β) 및 채널변조계수(λ)를 크게할 수 있음을 알수 있다. 그러나 채널길이(L)에 대해서는 LSI제조공정상의 제한에 의해 실현가능한 최소치가 미리 결정되어 있기 때문에 발진동작을 보다 일으키기 쉽게 하기위해서는 채널길이(L)를 최소치로 설정하고 채널변조계수(λ)를 전압의 함수로 정한 다음에 다시금 채널폭(W)을 크게 하고 트랜지스터 이득계수(β)를 크게 하는 설계수단을 취하게 된다. 바꿔 말하면, 출력저항(Ro)이 작아지도록 설계를 행한다는 것이다.
통상, LSI제품의 사양중에는 내장된 수정발진회로(OSC)의 "발진용이도"를 규정하는 Vsta(발진개시전원전압), Tsta(발진개시시간) 및 "어떻게 낮은 전원전압으로 계속해서 안정된 발진을 지속시킬 수 있는가"를 규정하는 Vhold가 있으나, 한편에서는 수정발진회로(OSC)의 동작시의 LSI의 소비전류(Iosc)도 동시에 규정되고 있는 것이 많다. 상술한 설명에서 알 수 있듯이 발진개시전원전압(Vsta), 발진개시시간(Tsta), 발진지속전원전압(Vhold)은 출력저항(Ro)을 작게 하는 것을 요구하나, 소비전류(Iosc)의 사양은 이것에 반해 출력저항(Ro)을 크게 하는 것을 요구한다.
통상, 시계나 전자식탁상계산기에 사용되는 수십KHz정도의 발진주파수의 수정발진회로(OSC)가 내장된LSI에서는 소비전류(Iosc)가 수μA정도인 것이 요구되므로 출력저항(Ro)의 값은 수MΩ인 것이 필요하다.따라서 실제의 LSI의 회로설계단계에서는 출력저항(Ro)의 값을 수MΩ으로 유지하면서 발진개시전원전압(Vsta), 발진개시시간(Tsta) 및 발진지속전원전압(Vhold)의 사양을 만족시키도록 반전증폭회로의 소자치수를 설정한다.
이상의 고찰에 덧붙여 상술한 「귀환저항(Rfb)를 인버터(IV1)의 출력저항(Ro)보다 충분히 크게 한다」고하는 귀환저항(Rfb)의 조건을 상기하면, 통상, 시계나 전자식 탁상계산기등에 사용되는 LSI에서는 귀환저항(Rfb)의 값이 수십MΩ정도가 필요하게 되는 것을 알 수 있다.
한편, 귀환저항(Rfb)을 규정하는 제2의 조건인 「입력용량(Cin)과 귀환저항(Rfb)의 적(積)의 역수 1/(Cin·Rfb)를 발진주파수보다 충분히 작게 한다」에 관해서는 발진주파수에 따라 적당한 입력용량(Cin)을선택함으로써 대응할 수 있다.
지금까지의 설명은 귀환저항(Rfb)=∞를 가정하여 설명하였으나, 실제의 LSI에 내장된 수정발진회로(OSC)에서도 귀환저항(Rfb)에 관해서는 상기 2개의 조건을 만족하고 있으면, 특히 그 값이 발진특성에 민감하게 영향을 미치는 것과 같은 일은 없다.
그러나 상술한 바와 같은 종래의 수정발진회로(OSC)에는 다음과 같은 문제가 있다. 즉, 수십KHz정도의비교적 낮은 발진주파수로 동작하는 수정발진회로(OSC)의 귀환저항(Rfb)에는 수십MΩ정도의 고저항이 필요하다. LSI칩내에서 이 고저항소자가 차지하는 면적을 최대한 작게 하기 위해서 저항의 재질에는 저항율이 보다 높은 것을 선택하게 되는데 통상의 CMOS-LSI에서는 금속배선층이 처음부터 게이트전극재료에사용되는 도전성다결정실리콘층이나 고저항불순물층을 가지고 있다고 해도 단위 정방형당 기껏해야 수KΩ의 저항율밖에 얻을 수 없다. 그래서 MOS트랜지스터의 비교적 높은 채널저항에 착목하여 트랜스미션·게이트로 귀환저항을 구성한 것이 제6도에 나타낸 수정발진회로(OSC)이다. 여기에서, 트랜지스터(N1,P1)의 채널컨덕턴스를 각각 gn,gp라고 하면, 트랜스미션·게이트(TR)의 도통저항[즉, 귀환저항(Rfb)]은
Figure kpo00021
로 표기된다. 채널컨덕턴스[g=(gn,gp)]의 정의는
Figure kpo00022
또 트랜스미션·게이트(TR)의 양단자간의 전위차를 δV(=Vout-Vin≥0)라고 한다. 트랜지스터(N1,P1)는 양쪽 모두 비포화 동작으로, (1-14∼16)식과 같은 가정을 하면,
Figure kpo00023
(단, 컷오프조건에 의해 Vth≤Vin≤VDD-Vth)이므로 반전증폭회로의 동작점, 즉, Vin=Vout=VDD/2(여기에서, VDD가 극단적으로 낮아지면 Vth≤VDD/2≤VDD-Vth는만족된다)에서의 채널컨덕턴스(gn,gp)는
Figure kpo00024
가 된다. 따라서 도통저항(귀환저항=Rfb)은
Figure kpo00025
가 된다. (1-22)식을 참조하여 전류이득(β)을 새로 써서 하면, 귀환저항(Rfb)은 다음 식과 같이 된다.
Figure kpo00026
여기에서, pC는 채널의 단위정방형당 저항율로 생각할 수 있다. 또 L/W는 트랜지스터(N1과 P1)의 병렬접속을 나타내는 합성소자의 치수요소이다. 일반적으로 소자치수가 W1/L1과 W2/L2의 병렬접속일 경우, L/W은 다음과 같이 된다.
Figure kpo00027
또한 통상의 CMOS-LSI제조공정에서는 게이트산화막두께(TGATE)는 수백 Å,μM는 수백Cm2/Vsed,εs102는 수10-13F/cm의 값으로 설정해 넣는다. 또 트랜스미션·게이트(TR)를 구성하는 트랜지스터(N1,P1)에는반전증폭회로의 동작점전압, 즉, ｜VDD/2｜의 기판바이어스가 인가되므로 문턱전압(Vth)은 1V전후의 값이 예상된다(상세한 것은 후술한다).
따라서 (2-8)식에 의해 VDD=3V인 LSI에서는 자항율(pC)값은 수십∼수백KΩ정도가 되어 귀환저항(Rfb)으로서 필요한 수십MΩ정도의 저항값을 얻기 위해서는 L/W값이 수백∼수천이나 된다. 트랜지스터의최소채널폭 및 최소채널길이가 2μm인 제조공정을 이용했을 경우, LSI기판상에 L/W값이 2000이 되도록한 트랜스미션·게이트(TR)를 실현시키는 예를 계산해 보면, 트랜지스터(N1 및 P1)의 채널길이는 모두8000μm가 필요하게 된다. 이 값은 통상의 논리회로를 구성하는 트랜지스터의 소자치수(W∼수십μm, L∼수μm)와 비교할때 매우 큰 값이며 최소소자치수로 구성되는 인버터회로라면 족히 500단 이상에 달하는면적을 차지한다는 계산이 된다.
다음에 상기한 바와 같이 발진주파수 부근에서는 수정진동자(X'tal)의 임피던스(Zx)의 저항성분(R)이 R
Figure kpo00028
r인 것을 상세히 설명한다. 제10도(a)는 수정진동자(X'tal)의 등가회로이다. 발진주파수 32KHz의 수정진동자(X'tal)에서는저항 r=30KΩ, 인덕턴스 L=11000H, 캐패시턴스 C=0.0021pF, 캐패시턴스Co=0.9pF정도의 수치가 된다. 이 등가회로도에 의해 수정진동자(X'tal)의 임피던스(Zx)는 다음과 같이 쓸 수 있다.
Figure kpo00029
여기에서, 저항성분(R)이 무시된다고 하면, 수정진동자(X'tal)는 주파수에 의존하는 순수한 리액턴스(X)라고 생각할 수 있다. (3-3)식을 변형시켜 다음과 같이 나타낼 수 있다.
Figure kpo00030
여기에서,ωS는 직렬공진각주파수,ωp는 병렬공진각주파수라고 하며 각주파수 ω=ωS일때 jX=O,ω=ωp일때 jX=∞가 된다.
제10도(b)는 수정진동자(X'tal)의 리액턴스(X)를 각주파수(ω)의 함수로서 나타낸 것이다. 제9도에 나타낸 발진회로(OSC)는 콜피츠발진회로라고 하며 수정진동자(X'tal)의 임피던스(Zx)가 유동성리액턴스인주파수, 즉,ωS〈ω〈ωp일때 발진동작을 한다.
통상의 수정진동자(X'tal)에서는 CO》C이므로 직렬공진각주파수(ωS)와 병렬공진각주파수(ωp)는 거의같고, 상기 32KHz 수정진동자(X'tal)에서는 병렬공진각주파수(ωp)는 직별공진각주파수(ωS)에 비해 0.12% 큰것에 지나지 않는다. 따라서 제9도의 수정발진회로(OSC)는 발진주파수편차가 매우 작은 회로라고할 수 있다.
제9도에 나타낸 수정발진신호(OSC)가 직렬공진각주파수(ωS)로 발진하고 있다고 하면, 그때의 저항성분(R)은 (3-2)(3-5)식에 의해 다음과 같이 된다.
Figure kpo00031
다음에 상기한 바와 같이 트랜스미션·게이트(TR)를 구성하는 트랜지스터(N1,P1)의 문턱전압(Vth)이 1V전후의 값으로 예상되는 것을 상세히 설명한다.
MOS 트랜지스터의 문턱전압(Vth)을 나타내는 일반적인 식은 다음과 같다
Vth=Vs102[게이트산화막(SiO2)에 걸리는 전압]+VFB[플랫밴드전압]+2øF[반전층이 생길때의 표면밴드의 구부러짐]
Figure kpo00032
여기에서, 각 파라미터의 의미와 N채널 트랜지스터인 경우의 대표적인 수치예를 다음에 나타낸다. 기판표면의 불순물농도(cm-3) : Ns = 1017cm-3
페르미전위 : øF=0.35eV
게이트전극재료와 반도체기판의 일함수차 : øMS= -0.9eV
반도체기판-게이트산화막계면의 표면준위밀도 : NSS=1011cm-1
게이트산화막의 유전율 : εS102= 3.5×10-13F/cm
게이트산화막의 막두께 : TGATE= 400Å
전하소량 : q = 1.6 × 10-19coulomb
ρox는 게이트산화막내의 고정전하의 분포를 나타내는 함수로 게이트산화막의 막질에 의존한다. 최근 게이트산화막에는 혼입불순물이나 구조적결함이 적은 고품질의 SiO2를 사용하도록 되어 있으므로 이 ρox항은계산상 무시해도 큰 오차는 되지 않는다.
통상의 논리회로에서 사용되는 트랜지스터는 기판전위 Vsub = OV라고 생각해도 좋다. 따라서 (4-1)식에 의해 문턱전압
Figure kpo00033
가 된다. 상기한 트랜스미션·게이트(TR)와 같이 ｜Vsub｜ = 1.5V가 될때는 (4-1)식에 의해 문턱전압
Figure kpo00034
가 된다.
상기한 바와 같이 종래의 수정발진회로는 발진회로의 증폭회로부분을 구성하는 귀환저항의 트랜스미션·게이트의 저항값을 수십 MΩ정도의 고저항값을 실현시키려고 하면, 이 트랜스미션·게이트가 LSI칩내에 점유하는 면적이 매우 커지게 되어버리는 문제가 있다.
[발명의 목적]
본 발명은 상술한 문제점을 해결하기 위해 발명된 것으로, 발진특성에 아무런 악영향을 미치는 일 없이발진회로의 증폭회로부분을 구성하는 귀환저항의 트랜스미션·게이트가 LSI칩내에 점유하는 면적을 현저하게 작게 할 수 있는 발진회로를 제공함에 그 목적이 있다.
[발명의 구성]
제1발명의 발진회로는 MOS트랜지스터를 능동소자로서 이용하는 반도체집적회로장치내에 있어서, 진동자를 접속시키기 위한 발진입력단자와 발진출력단자사이에 반전논리회로를 접속하고, 마찬가지로 상기 발진입력단자와 발진출력단자사이에 N형 MOS트랜지스터를 접속하여 이것이 도통상태가 되도록 그 게이트전극을 제1전위단에 접속하고, 마찬가지로 상기 발진입력단자와 발진출력단자사이에 P형 MOS 트랜지스터를접속하여 이것이 도통상태가 되도록 그 게이트전극을 제2전위단에 접속하고, 상기 N형 MOS트랜지스터와P형 MOS트랜지스터의 어느 한쪽 또는 양쪽 모두를 그 채널저항이 소정의 고저항이 되도록 그 게이트절연막을 동일한 반도체집적회로장치내에 존재하는 다른 MOS 트랜지스터의 게이트절연막보다도 두껍게 형성하여 이루어지는 것을 특징으로 한다.
제 2 발명의 발진회로는 제 1발명의 발진회로에 있어서, 상기 N형 MOS 트랜지스터의 어느 한쪽 또는 양쪽 모두에 그 게이트절연막으로서 동일한 반도체집적회로장치내에 존재하는 다른 MOS트랜지스터의 게이트절연막과 같은 게이트절연막 및 그 위의 층간절연막을 이용하고, 그 게이트 전극으로서 상기 층간절연막 위에 형성되는 금속배선층을 이용하여 이루어지는 것을 특징으로 한다.
[작용]
제1발명의 발진회로에 의하면, 반전논리회로에 접속되는 귀환저항용의 MOS트랜스미션·게이트로 이용되는 MOS트랜지스터의 게이트절연막이 선택적으로 두껍게 형성되어 있으므로(1-22),(2-5) 및 (4-1)식에서 알 수 있듯이 채널컨덕턴스(g)는 게이트절연막두께(TGATE)의 증가에 따라 감소하므로 채널저항이 소정의 고저항이 되어 (2-7),(2-8)식에서 알 수 있듯이 귀환저항(Rfb)의 값이 커진다. 바꾸어 말하면, 이MOS트랜지스터는 원하는 저항값을 얻기 위한 L/W값이 작아도 되므로 이 MOS트랜지스터의 크기를 특별히 크게 할 필요가 없어 트랜스미션·게이트가 LSI칩내에 점유하는 면적을 현저하게 작게할 수 있다. 더우기 이로 인해 발진특성에 악영향을 미치는 일은 조금도 없다.
또한 제2발명의 발진회로에 의하면, 반전논리회로에 접속되는 귀환저항용의 MOS트랜스미션·게이트로이용되는 MOS트랜지스터의 게이트절연막 및 게이트전극으로서 동일한 반도체집적회로장치내에 존재하는다른 MOS트랜지스터의 게이트전극 재료상의 층간절연막 및 이 층간절연막위에 형성되는 금속배선층을 이용함으로써 게이트산화막을 선택적으로 두껍게 하는 것이 가능하게 된다.
[실시예]
이하, 본 발명의 1실시예를 도면을 참조하여 상세히 설명한다. 제1도는 반도체집적회로장치내에 설치된 발진회로(OSC") 및 발진입력단자(Xin) 및 발진출력단자(Xout)와 이 집적회로외부에 접속된 수정전동자(X'tat) 및 입력용량(Cin) 및 출력용량(Cout)을 나타내고 있다. 이 수정진동자(X'tal)는 상기 발진 입력단자(Xin)와 발진출력단자(Xout)사이에 접속되고, 상기 입력용랑(Cin) 및 출력용량(Cout)은 각각 발진입력단자(Xin)와 GND사이 및 발진출력단자(Xout)와 GND사이에 접속되어 있으나, 반도체집적회로장치내에 형성되는 경우도 있다.
상기 발진회로(OSC")는 제6도를 참조하여 상술한 종래의 발진회로(OSC)와 비교하여 트랜스미션·게이트(TR")로 이용되는 트랜지스터(N1" 및 P1")의 한쪽 또는 양쪽(본 실시예에서는 양쪽)이 그 채널저항이소정의 고저항이 되도록 그 게이트절연막(예컨대 산화막)이 동일한 반도체집적회로장치내에 존재하는 다른트랜지스터의 게이트절연막보다도 두껍게 형성되어 있는 점이 다르며, 그 외는 같으므로 종래의 발진회로(OSC)와 동일한 부호가 붙여져 있다. 한편, 상기 트랜지스터(N1" 및 P1")는 그 게이트전극재료가 다른트랜지스터의 게이트전극재료와는 다른 것을 회로도상에 실현시키기 위해 다른 트랜지스터와 다른 특별한 회로기호를 사용하였다.
제2도(a)는 제1도중의 발진회로(OSC")부분의 소자의 평면패턴을, 제2도(b)는 제2도(a)중의 B-B선으로 잘랐을때의 트랜스미션·게이트(TR")부의 단면구조를, 제2도(C)는 제2도(a)중의 C-C선으로 잘랐을때의 반전논리회로부(IV1)의 단면구조를 각각 나타내고 있다. 여기에서, 참조부호 20은 P형 반도체기판, 21은 게이트산화막, 22는 예컨대, 다결정실리콘층, 23은 층간절연막, 24는 금속배선층, 25는 N웰, 26은 N채널 트랜지스터의 소오스 또는 드레인영역이 되는 N+불순물층, 27은 P채널 트랜지스터의 소오스 또는 드레인영역이 되는 P+불순물층, 28은 접속영역이다.
이 발진회로(OSC'')는 동일한 반도체집적회로장치내의 트랜지스터중에서 선택적으로 트랜스미션·게이트(TR'')용의 트랜지스터(N1'' 및 P1'')의 게이트절연막이 두껍게 되도록 이 트랜지스터(N1" 및 P1")는 각각의 게이트절연막으로서 동일한 반도체집적회로장치내에 존재하는 다른 트랜지스터와 같은 게이트산화막(21)및 그 위의 층단절연막(23)의 일부(23'')가 사용되고, 각각의 게이트전극으로서 상기 층간절연막(23)상에 형성되는 금속배선층(24)의 일부(24'')가 사용되고 있다. 바꾸어 말하면, 이 트랜지스터(N1" 및 P1")의 게이트전극(24'')재료는 동일 LSI내의 다른 트랜지스터의 게이트전극(22)재료와는 다른 금속배선층(본 실시예에서는 알루미늄)이 사용되고 있다. 여기에서, 게이트산화막(21)과 층간절연막(23)에는 예컨대. 같은 재질(예컨대, SiO2막)이 사용되고 있으나, 형성공정이 다르다.
제2도(b)와 제2도(c)의 소자구조상의 상이점은 반도체기판 표면에서 게이트전극까지의 절연막의 두께이다. 통상의 CMOS-LSI 제조공정을 사용했을 경우는 반전논리회로(IV1)의 트랜지스터(N2 및 P2)의 게이트산화막두께(TGATE)는 종래와 같이 수백 Å이 되지만, 트랜스미션·게이트(TR")부의 트랜지스터(N1"및 P1'')의 게이트전극(23'')의 아래에는 게이트산화막[(막두께 : TGATE)21]에 더해져 층간절연막[(막두께 ; TISO)23'') 이 적층되기 때문에 산화막두께의 총합계 TGATE'(TGATE+TISO)는 수천∼1만Å이나 된다. 이경우,층간절연막(23'')은 다른 트랜지스터의 게이트전극(22)이 되는 다결정실리콘층과 상층의 알루미늄배선층(24)을 절연시키기 위해 다결정실리콘형성후에 기판표면의 거의 전면에 형성되는 층간절연막(23)과 동시에 형성된다. 더우기 상기 트랜지스터(N1" 및 P1")의 게이트전극(24")은 동일한 반도체집적회로장치내에 존재하는 다른 트랜지스터의 예컨대, 드레인배선을 위해 형성되는 금속배선층(24)과 동시에 형성되므로 상기 트랜지스터(N1" 및 P1")를 형성함에 따라 공정이 복잡하게 되는 일은 없다.
즉, 상기 실시예의 발진회로(OSC")에 의하면, 트랜스미션·게이트(TR")부의 트랜지스터(N1" 및 P1")의 게이트산화막두께를 외관상 종래의 수십배로 할 수 있다. 따라서 (1-22)식에서 알 수 있듯이 이 트랜지스터(N1" 및 P1")의 전류증폭을(β)은 수십분의 1이 된다.
또한 (4-1)식에서 알 수 있듯이 MOS트랜지스터의 게이트산화막 두께의 변화는 문턱전압에도 영향을 준다. 이 문턱치전압에 미치는 영향에 대해서는 다음과 같이 생각할 수 있다.(4-1)식중에서 게이트 산화막두께(TGATE)에 관한 항을 정리해보면,
Figure kpo00035
로 쓸 수 있다. { }내의 제1항은 VS102에 의해 반도체표면에 나타나는 공간전하의 전하밀도, 제2항을 게이트산화막과 반도체기판표면의 계면에 존재하는 표면준위에 포획된 전하밀도, 제3항은 게이트산화막 및층간절연막내에 분포하는 고정전하의 전하밀도이다(단, 반도체기판표면으로 부터 멀어짐에 따라 문턱전압(Vth)에 대한 기여가 작아지는 것을 X/TGATE에 의해 표현하고 있다). 상술한 바와 같이 이 제3항은 계산상 생략해도 문턱전압(Vth)값에 큰 오차는 발생하지 않는다. 또한 상술한 제조파라미터의 대표값을 사용하여 제 1항 및 제 2 항을 계산해보면, 다음과 같이 된다.
제1항 = -8.9×10-8coulomb/cm2(단, ｜Vsub｜ = OV인 경우)
제 2 항 = +1.6×10-8coulomb/cm2
제1항값의 절대값은 기판바이어스효과를 고려하면 더욱 큰 값이 된다. 한편, 제2항을 게이트산화막의형성공정에 의존하는 양으로 공정의 개선에 의해 Nss가 작아지지만, 이것 이상으로 크게 되기는 거의 불가능하다고 생각된다. 이에 따라 { }내는 부의 값으로 된다고 생각된다. 이상으로 부터 TGATE의 증가는 문턱전압(Vth)의 증가를 초래한다는 것을 알 수 있다. 이러한 경향은 많은 일반적인 사실에 위반되는 것은 아니다.
본 발명을 적용시킨 경우에도 반도체기판 바로 위의 SiO2는 종래와 같은 게이트산화막이 되므로 상기Nss항에는 변화가 없고, 층간절연막내에 분포하는 고정전하의 영향도 반도체기판표면에서 멀어짐에 따라작아지므로 { }내의 값은 종래예와 비교하여 거의 변화하지 않는다고 생각된다.
이상의 사실로부터(4-1)식중에서 게이트산화막두께(TGATE)에 관한 항은 대체로 게이트산화막두께(TGATE)에 비례하며 비례정수는 정의 값이 된다고 생각해도 좋으므로 트랜스미션·게이트(TR")부의 트랜지스터(N1" 및 P1")는 종래보다 높은 문턱전압(Vth)을 갖게 된다고 생각된다.
지금까지의 고찰에서
①트랜지스터(N1" 및 P1")의 전류증폭을(β)은 TGATE,/TGATE'에 비례하여 작아진다.
②트랜지스터(N1",P1")의 문턱전압(Vth)은 TGATE→ TGATE'에 따라서 커진다. 라고 하는 효과를 예상할수 있다. 따라서 (2-5)식에 나타낸 채널컨덕턴스(gn,gp)는 TGATE/TGATE'의 비율이상으로 작아진다.
(2-1)식의 귀환저항(Rfb)의 정의의 의해 원하는 귀환저항(Rfb)을 LSI칩상에 실현시키기 위해 필요한면적은, 상기 실시예에서는 종래의 수십분의 1로 줄일 수 있게 된다.
제3도(a)는 트랜스미션·게이트(TR")부의 트랜지스터(N1" 및 P1")의 다른 실시예에 따른 평면패턴을, 제3도(b)는 제3도(a)중의 B-B선으로 잘랐을때의 단면구조를 나타낸 것이다. 이 제3도(a) 및 (b)에 나타낸 실시예는 상기 제2도(a) 및 (b)에 나타낸 실시예에 비교하여 알루미늄배선층을 사용한 게이트전극(24")의 아래에 층간절연막(23")을 사이에 두고 다결정실리콘층(22")이 전기적으로 부유상태로 존재하는 점이 다르고 그 외는 같으므로 동일부호가 붙여져 있다.
이제 εSio2/TGATE≡ CGATE'라고 하면, 이 CGATE'는 제2도에 나타낸 실시예에 대응하는 단위면적당의 MOS용량이다. 한편, 제 3도(b)에서는 이 CGATE'에 대응하는 단위면적당 MOS용량(CGATE)은 알루미늄배선층을 사용한 게이트전극(24")과 전기적으로 부유상태인 다결정실리콘층(22")사이에 층간절연막(23")을 유전체로 해서 형성되는 단위면적당의 MOS용량(CISO)과 상기 다결정실리콘층(22")과 반도체기판(20)사이에 게이트산화막(21)을 유전체로 하여 형성되는 단위면적당의 MOS용량(CGATE)이 직렬접속된 합성 MOS용량으로 생각할 수 있다. 여기에서, 제2도의 실시예와 제3도의 실시예의 층간절연막두께가 같고 TISO로 표시된다고 하면, 다음에 나타낸 바와같이 CGATE' = CGATE"가 된다.
Figure kpo00036
(1-22)(2-6) 및 (4-1)식에 의해 제2도와 제3도에 나타낸 실시예는 전류 증폭율(β), 문턱치전압(Vth), 귀환저항(Rfb)에 주어지는 효과는 동등하다고 생각해도 좋다.
한편, 상기 실시예에서는 트랜스미션·게이트(TR")부의 트랜지스터(N1" 및 P1'')의 채널저항이 소정의고저항이 되도록 그 게이트절연막을 동일한 반도체집적회로장치내에 존재하는 다른 트랜지스터의 게이트결연막보다도 두껍게 형성하였으나, 상기 트랜지스터(N1" 및 P1")의 형성영역에 문턱값제어를 위해 주입하는 이온의 도우즈량과 그밖의 트랜지스터의 형성영역에 문턱값제어를 위해 주입하는 이온의 도우즈량을 다르게 하여 상기 트랜지스터(N1" 및 P1")의 채널저항이 소정의 고저항이 되도록 해도 좋다.
또한 발진제어신호에 의해 상기 반전논리회로(IV1)의 반전동작의 가부를 제어하도록 구성해도 좋은데 그구체예를 제4도(a) 및 (b)에 나타내고 있다.
즉, 제 4도(a)는 발진입력신호(Vin)와 발진제어신호(EN)의 NAND동작을 행하는 NAND회로로서, P채널 트랜지스터(P2,P3)가 병렬로 설치되고 N채널 트랜지스터(N2,N3)가 직렬로 설치되어 있으며, 발진입력신호0(Vin)가 P채널 트랜지스터(P2) 및 N채널 트랜지스터(N2)의 각 게이트로 입력되고 발진제어신호(EN)가 P채널 트랜지스터(P3) 및 N채널 트랜지스터(N3)의 각 게이트로 입력되고 있다. 이에 따라 발진제어신호(EN)가 활성상태(여기서는 고레벨"H")일때 반전동작이 가능하게 되므로 발진동작이 가능하게 되고, 발진제어신호(EN)가 비활성상태(여기서는 저레벨 "L")일때 반전동작이 불가능하게 되어 출력이 "H"레벨이 되므로 발진동작이 정지된다.
제4도(b)는 발진입력신호(Vin)와 발진제어신호
Figure kpo00037
의 NOR동작을 행하는 NOR회로로서, P채널 트랜지스터(P2,P3)가 직렬로 설치되고 N채널 트랜지스터(N2,N3)가 병렬로 설치되어 있으며, 발진입력신호(Vin)가 P채널 트랜지스터(P2) 및 N채널 트랜지스터(N2)의 각 게이트로 입력되고 발진제어신호
Figure kpo00038
가 P채널 트랜지스터(P3) 및 N채널 트랜지스터(N3)의 각 게이트로 입력되고 있다. 이에 따라서 발진제어신호
Figure kpo00039
가 활성상태(여기서는 저레벨 "L")일때 반전동작이 가능하게 되므로 발진동작이 가능하게 되고, 발진제어신호
Figure kpo00040
가 빌활성상태(여기서 고레벨 "H"일때 반전동작이 불가능하게 되어 출력이 저레벨 "L"레벨로 되므로 발진동작이 정지된다.
또한 발진제어신호에 의해 상기 트랜스미션·게이트(TR")의 트랜지스터(N1",P1")의 게이트전위를 변화시켜 동시에 각각을 도통상태 또는 각각을 비도통상태로 제어하도록 구성해도 좋은데 그 구체예를 제5도에나타내었다. 즉, 제 5도에 있어서, 트랜지스터(P1")의 게이트에는 발진제어신호
Figure kpo00041
가 인가되고 트랜지스터(N1")의 게이트에는 발진제어신호
Figure kpo00042
가 인버터(IV4)에 의해 반전된 반전제어신호(EN)가 인가되며,트랜스미션·게이트(TR")의 일단측[상기 반전논리회로(IV1)의 입력단측]과 GND사이에 플로우다운용(flowdowm用)의 N채널 트랜지스터(N4)가 접속되고 이 플로우다운용 트랜지스터(N4)의 게이트에는 발진제어신호
Figure kpo00043
가 인가되고 있다. 이에 따라 발진제어신호
Figure kpo00044
가 비활성상태(여기에서는 저레벨 "L")일때 트랜스미션·게이트(TR")가 도통상태로 되므로 발진동작이 가능하게 되고, 발진제어신호
Figure kpo00045
가 활성상태(여기서는 고레벨 "H")일때 트랜스미션·게이트(TR")가 비도통상태가 되므로 발진동작이 정지된다. 한편, 이비도통상태일때 플로우다운용 트랜지스터(N4)가 도통상태가 되므로 트랜스미션·게이트(TR")의 일단측[상기 반전 논리회로(IV1)의 입력측단]의 전위가 GND로 플로우다운된다.
또한 상기 실시예에서는 트랜스미션·게이트(TR")의 N채널 트랜지스터(N1")를 도통시키기 위해 그 게이트전극에 전위가 높은쪽 전원전압을 인가하였으나, 이 전원전압에 한하지 않고 N채널 트랜지스터(N1")를 도통상태로 할 수 있는 범위내에서 소정의 제1전위를 인가하면 된다. 마찬가지로 트랜스미션·게이트(TR")의 P채널 트랜지스터(P1")를 도통시키기 위해 그 게이트전극에 전위가 낮은쪽 전원전압을 인가하였으나, 이 전원전압에 한하지 않고 P채널 트랜지스터(P1")를 도통상태로 할수 있는 범위내에서 소정의 제2전위를 인가하면 된다.
또한 상기 실시예에서는 수정진동자(X'tal)를 접속했을 경우를 나타내었으나 이것에 한정되지 않고 세라믹진동자등을 접속했을 경우에도 상기 실시예와 같은 효과를 얻을 수 있어 요컨대 압전음차형의 진동자를사용할 수 있다.
[발명의 효과]
상술한 바와 같이 본 발명에 의하면, 발진특성에는 하등 영향을 주지 않으면서 귀환저항을 구성하는 트랜스미션·게이트가 LSI 칩내에 점유하는 면적을 현저하게 줄일 수 있는 발진회로를 실현할 수 있다.
또한 본 발명에 의하면, 트랜스미션·게이트로 사용되는 트랜지스터의 게이트절연막 및 게이트전극으로서동일한 반도체집적회로장치내에 존재하는 다른 트랜지스터의 게이트전극재료상의 층간절연막 및 이 위에 형성되는 금속배선층을 사용함으로써 간단한 공정으로 게이트산화막을 선택적으로 두껍게 할 수 있는 발진회로를 실현 할 수 있다.

Claims (3)

  1. 집적회로외부의 음차형 진동자(X'tal)를 접속시키기 위한 발진입력단자(Xin)및 발진출력단자(Xout)를 갖춘 반도체집적회로장치내에 설치된 발진회로(OSC")에 있어서, 상기 진동자(X'tal)로부터 상기 발진입력단자(Xin)로 공급된 신호를 입력으로 하고, 상기 발진출력단자(Xout)로 출력신호를 공급하는 반전논리회로(IV1)와, 소오스 또는 드레인전극의 어느 한쪽이 상기 발진 입력단자(Xin)에, 다른쪽이 상기 발진출력단자(Xout)에 접속되고 게이트전극에 소정의 제1전위(VDD)가 인가됨에 의해 도통상태로 되는 N형MOS트랜지스터(N1")와, 소오스 또는 드레인전극의 어느 한쪽이 상기 발진입력단자(Xin)에, 다른 쪽이 상기 발진출력단자(Xout)에 접속되고 게이트전극에 소정의 제2전위가 인가됨에 의해 도통상태로 되는 P형 MOS트랜지스터(P1")가 구비되어 있으며, 상기 N형 MOS트랜지스터(N1")와 P형 MOS트랜지스터 (P1'')의 어느 한쪽 또는 양쪽에 채널저항이 소정의 고저항이 되도록 그 게이트절연막(21,23")이 동일한 반도체집적회로장치내에 존재하는 다른 MOS트랜지스터의 게이트 절연막(21)보다도 두껍게 형성되어 있는것을특징으로 하는 발진회로.
  2. 제1항에 있어서, 상기 N형 MOS트랜지스터(N1")와 P형 MOS트랜지스터(P1'')의 어느 한쪽 또는 양쪽에 그 게이트절연막으로서 동일한 반도체집적회로장치내에 존재하는 다른 MOS트랜지스터의 게이트절연막(21)과 같은 게이트절연막 및 그 위의 층간(23")이 사용되고, 그 게이트전극으로서 상기 층간절연막(23'')상에 형성되는 금속배선층(24")이 사용되고 있는 것을 특징으로 하는 발진회로
  3. 제1항 또는 제2항에 있어서, 상기 반전논리회로(IV1)는 발진제어신호(EN,
    Figure kpo00046
    )에 의해 반전동작의 가부가 제어되도록 구성되며, 또한 상기 N형 MOS트랜지스터(N1")와 P형 MOS트랜지스터(P1'')는 발진제어신호(EN)에 의해 게이트전위가 제어되어 동시에 각각 도통상태 또는 각각 비도통상태로 되는 것을 특징으로 하는 발진회로.
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